成為一名說(shuō)得過(guò)去的FPGA設(shè)計(jì)者，需要練好5項(xiàng)基本功：仿真、綜合、時(shí)序分析、調(diào)試、驗(yàn)證。

需要強(qiáng)調(diào)的一點(diǎn)是，以上基本功是針對(duì)FPGA設(shè)計(jì)者來(lái)說(shuō)的，不是針對(duì)IC設(shè)計(jì)者的。對(duì)于IC設(shè)計(jì)，我不懂，所以不敢妄言。

對(duì)于FPGA設(shè)計(jì)者來(lái)說(shuō)，練好這5項(xiàng)基本功，與用好相應(yīng)的EDA工具是同一過(guò)程，對(duì)應(yīng)關(guān)系如下：

仿真：Modelsim, Quartus II(Simulator Tool)

綜合：Quartus II (Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner)

時(shí)序：Quartus II (TimeQues t Timing Analyzer, Technology Map Viewer, Chip Planner)

調(diào)試：Quartus II (SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor)

驗(yàn)證：Modelsim, Quartus II(Test Bench Template Writer)

掌握HDL語(yǔ)言雖然不是FPGA設(shè)計(jì)的全部，但是HDL語(yǔ)言對(duì)FPGA設(shè)計(jì)的影響貫穿于整個(gè)FPGA設(shè)計(jì)流程中，與FPGA設(shè)計(jì)的5項(xiàng)基本功是相輔相成的。

對(duì)于FPGA設(shè)計(jì)者來(lái)說(shuō)，用好HDL語(yǔ)言的可綜合子集可以完成FPGA設(shè)計(jì)50%的工作——設(shè)計(jì)編碼。

練好仿真、綜合、時(shí)序分析這3項(xiàng)基本功，對(duì)于學(xué)習(xí)HDL語(yǔ)言的可綜合子集有如下幫助：

通過(guò)仿真，可以觀察HDL語(yǔ)言在FPGA中的邏輯行為。

通過(guò)綜合，可以觀察HDL語(yǔ)言在FPGA中的物理實(shí)現(xiàn)形式。

通過(guò)時(shí)序分析，可以分析HDL語(yǔ)言在FPGA中的物理實(shí)現(xiàn)特性。

對(duì)于FPGA設(shè)計(jì)者來(lái)說(shuō)，用好HDL語(yǔ)言的驗(yàn)證子集，可以完成FPGA設(shè)計(jì)另外50%的工作——調(diào)試驗(yàn)證。

搭建驗(yàn)證環(huán)境，通過(guò)仿真的手段可以檢驗(yàn)FPGA設(shè)計(jì)的正確性。

全面的仿真驗(yàn)證可以減少FPGA硬件調(diào)試的工作量。

把硬件調(diào)試與仿真驗(yàn)證方法結(jié)合起來(lái)，用調(diào)試解決仿真未驗(yàn)證的問(wèn)題，用仿真保證已經(jīng)解決的問(wèn)題不在調(diào)試中再現(xiàn)，可以建立一個(gè)回歸驗(yàn)證流程，有助于FPGA設(shè)計(jì)項(xiàng)目的維護(hù)。

審核編輯：湯梓紅