摘要：首先介紹了軟硬件協(xié)同設計方法的發(fā)展過程和狀態(tài)監(jiān)測裝置開發(fā)的背景資料，然后利用該方法設計了一款新型的高性能狀態(tài)監(jiān)測裝置，并分別從硬件和軟件2個角度對設計方法進行了深入說明。該裝置已成功集成于水電機組在線監(jiān)測系統(tǒng)中，實際應用證實了它具有性能高、穩(wěn)定性好、擴展性強等優(yōu)點，同時該設計方法對于電力場合其它類似應用亦有較大的借鑒意義。

　　引言

　　軟硬件協(xié)同設計（Hardware／Software Co-deaign）是在20世紀90年代興起的跨領域交叉學科。隨著超大規(guī)模集成電路制造工藝的進步，單個芯片所能提供的晶體管數(shù)量已經(jīng)超過了大多數(shù)電子系統(tǒng)的需求，專用集成電路（Application Specific Integrated Circuit，ASIC）設計逐漸進入了片上系統(tǒng)（System on Chip，SoC）設計的時代。

　　片上可編程系統(tǒng)（System on a Programmable Chip，SoPC）是Altera公司提出來的一種靈活、高效的SoC解決方案。它是一種特殊的嵌入式系統(tǒng)；首先，它是系統(tǒng)芯片SoC，即單個芯片能完成系統(tǒng)的主要邏輯功能；其次，它是可編程系統(tǒng)，具有靈活的設計方式，可裁剪、可升級、可擴充，并具備軟硬件在系統(tǒng)可編程的功能。

　　由此可見，軟硬件協(xié)同設計是電子系統(tǒng)復雜化后的一種設計新趨勢，其中SoPC是這一趨勢的典型代表。SoPC技術為嵌入式系統(tǒng)設計提供了一種更為方便、靈活和可靠的軟硬件協(xié)同實現(xiàn)方式。本文利用基于SoPC的軟硬件協(xié)同設計方法實現(xiàn)了水電機組在線監(jiān)測系統(tǒng)中的狀態(tài)監(jiān)測裝置，是軟硬件協(xié)同設計技術在電力場合的嵌入式裝置開發(fā)中的創(chuàng)新式的嘗試。

　　1 基于SoPC的軟硬件協(xié)同設計

　　1.1 設計思想

　　基于SoPC的軟硬件協(xié)同設計的核心是系統(tǒng)功能集成，設計思想較傳統(tǒng)方法有了根本改變，即從以功能設計為基礎的傳統(tǒng)流程轉(zhuǎn)變到以功能組裝為基礎的全新流程。軟硬件協(xié)同設計在實際應用中表現(xiàn)為軟硬件協(xié)同設計平臺的開發(fā)，首先對不同的任務目標找到最恰當?shù)脑O計方案，然后進行軟硬件劃分，產(chǎn)生硬件描述、軟件描述和軟硬件邊界描述3個部分。軟硬件劃分是軟硬件協(xié)同設計的關鍵步驟，其基本任務是在滿足某些約束的條件下，將系統(tǒng)功能行為“最優(yōu)地”分配到一定的軟硬件系統(tǒng)結(jié)構上進行設計規(guī)劃。

　　1.2 設計流程

　　軟硬件協(xié)同設計就是同時設計系統(tǒng)中的軟件和硬件部分，來滿足系統(tǒng)的性能指標。面向SoPC的軟硬件協(xié)同設計流程從目標系統(tǒng)構思開始。對一個給定的目標系統(tǒng)，經(jīng)過構思，完成其系統(tǒng)整體描述，然后交給軟硬件協(xié)同設計的開發(fā)集成環(huán)境，由計算機自動完成剩余的全部工作。一般而言，還要經(jīng)過模塊的行為描述、對模塊的有效性檢查、軟硬件劃分、硬件綜合、軟件編譯、軟硬件集成，軟硬件協(xié)同仿真與驗證等各個階段。軟硬件協(xié)同設計流程如圖1所示。

　　
圖1 軟硬件系統(tǒng)設計流程

　　2 裝置硬件設計

　　數(shù)據(jù)采集分析是狀態(tài)監(jiān)測裝置的實現(xiàn)基礎和核心功能，它設計的優(yōu)劣直接影響著狀態(tài)監(jiān)測裝置的參數(shù)指標的好壞，而本文中采用的基于SoPC嵌入式軟硬件協(xié)同設計很好地實現(xiàn)了該部分的功能，本章著重介紹該部分功能的硬件設計思路。采用可編程邏輯器件（FPGA）設計數(shù)據(jù)采集系統(tǒng)，具有集成度高、工作頻率快、編程配置靈活、抗干擾能力強等一系列優(yōu)點。此外，還可以在FPGA芯片內(nèi)進行采集控制、緩沖、信號處理、傳輸控制、通信。本裝置中正是按照上述的軟硬件協(xié)同設計思路合理分割功能，較高性能地實現(xiàn)了在線的多路狀態(tài)監(jiān)測。

　　2.1 采集控制IP設計

　　采集控制IP主要以下幾部分：采集控制邏輯，各種寄存器，數(shù)據(jù)緩存RAM塊，時間戳計數(shù)器，PLB_EMC接口伺服邏輯。工作時鐘為10 MHz。經(jīng)后期軟件驗證，該模塊的采樣頻率最高可達12 kHz，同時可最多對84路模擬量進行采樣。

　　2.2 信號分析IP設計

　　為節(jié)約CPU資源，減輕軟件開發(fā)負擔，本系統(tǒng)中信號分析采用FPGA硬件邏輯完成，信號分析IP直接從原始信號數(shù)據(jù)計算得到直流，基波以及各次諧波的幅值和相位等特征量，具有運算時間固定，速度快，不易出錯，不占用CPU軟件資源等優(yōu)點。設計框圖如圖2所示。主要包括數(shù)據(jù)流控制邏輯，F(xiàn)FT運算IP，幅頻相頻計算模塊，均值和峰峰值計算模塊，分析結(jié)果存儲緩沖RAM，PLB_EMC接口伺服邏輯。

　　
圖2 4 096FFT歸一化結(jié)果

　　其中FFT運算和幅值相位計算采用了Xilinx的IP，為節(jié)省FPGA邏輯資源，4 096點FFT采用基-2（Radix-2）算法簡化版，突發(fā)輸入輸出模式，在速度達到的情況下盡可能的縮減面積。

　　在完成了信號分析IP的邏輯后，進行了仿真工作，仿真數(shù)據(jù)由Matlab模擬計算得到，通過TestBench送給分析模塊進行仿真，仿真環(huán)境為Mentor Graphics公司的ModelSim 6．3g。下面是一些具體的仿真結(jié)果以及和Matlab仿真的對比。