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摘要:ASIC 在解決高性能復(fù)雜設(shè)計(jì)概念方面提供了一種解決方案,但是ASIC 也是高投資風(fēng)
險(xiǎn)的,如90nm ASIC/SoC 設(shè)計(jì)大約需要2000 萬(wàn)美元開(kāi)發(fā)成本.為了降低成本,現(xiàn)在可采用
FPGA 來(lái)實(shí)現(xiàn)ASIC.但是,但ASIC 集成度較大時(shí),需要幾個(gè)FPGA 來(lái)實(shí)現(xiàn),這就需要考慮如何
來(lái)連接ASIC 設(shè)計(jì)中所有的邏輯區(qū)塊.采用SystemVerilog,可以簡(jiǎn)化這一問(wèn)題.
How to improve FPGA-based ASIC prototyping with SystemVerilog
FPGA prototyping is not without its difficulties; one major obstacle has been connecting all
the logic blocks both within an FPGA and across multiple FPGA devices...
By Roger Do, Mentor Graphics
險(xiǎn)的,如90nm ASIC/SoC 設(shè)計(jì)大約需要2000 萬(wàn)美元開(kāi)發(fā)成本.為了降低成本,現(xiàn)在可采用
FPGA 來(lái)實(shí)現(xiàn)ASIC.但是,但ASIC 集成度較大時(shí),需要幾個(gè)FPGA 來(lái)實(shí)現(xiàn),這就需要考慮如何
來(lái)連接ASIC 設(shè)計(jì)中所有的邏輯區(qū)塊.采用SystemVerilog,可以簡(jiǎn)化這一問(wèn)題.
How to improve FPGA-based ASIC prototyping with SystemVerilog
FPGA prototyping is not without its difficulties; one major obstacle has been connecting all
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