網(wǎng)上關(guān)于 Altera 的教程很多，可謂浩如煙海。大體來說有兩類：一是，step by step 的指導(dǎo)如何操作 Quartus 軟件，這類方法的優(yōu)點是上手快，但卻有知其然不知其所以然之惑；二是，從一個很高的起點分析一些具體問題，優(yōu)點是有深度，但也把大部分初學(xué)者拒之門外，不知路在何方。

　　本系列教程的宗旨是在力求全面介紹 Altera 及其 QuartusII 軟件原理的基礎(chǔ)上，對何如使用 Altera FPGA 進行基礎(chǔ)設(shè)計、時序分析、驗證、優(yōu)化四大方面進行講解。

　　本篇為時序篇，推薦用兩天時間掌握。其余的，基礎(chǔ)篇需一天，驗證、優(yōu)化各需兩天，一共七天。本教程大部分內(nèi)容參考翻譯altera官方handbook和對應(yīng)的paper等資料，1.2、 1.4、1.6、2.1 系熱心網(wǎng)友 riple 所創(chuàng)，筆者基本原文引用，只為閱讀流暢性和更易理解做了少許改動，如造成原作者的不適，可聯(lián)系筆者刪除之。后續(xù)教程視讀者反映情況進行適當調(diào)整和發(fā)布。

　　1. 時序分析基本概念

　　靜態(tài)時序分析（Static Timing Analysis---STA）的前提是同步邏輯設(shè)計：通過路徑計算延遲的總和，并比較相對于預(yù)定義時鐘的延遲。靜態(tài)時序分析僅關(guān)注時序間的相對關(guān)系而不是評估邏輯功能。