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為了提高乘法器的綜合性能，從3個(gè)方面對乘法器進(jìn)行了優(yōu)化設(shè)計(jì)。采用改進(jìn)的Booth算法生成各個(gè)部分積，利用跳躍式Wallace樹結(jié)構(gòu)進(jìn)行部分積壓縮，通過改進(jìn)的LING加法器對壓縮結(jié)果進(jìn)行求和。在FPGA上進(jìn)行驗(yàn)證與測試，并在0.18 μm SMIC工藝下進(jìn)行邏輯綜合及布局布線。結(jié)果表明，與采用傳統(tǒng)Wallace樹結(jié)構(gòu)的乘法器相比，該乘法器的延時(shí)減少了29%，面積減少了17%，功耗降低了38%，能夠滿足高性能的處理要求。
關(guān)鍵詞：Booth算法；跳躍式Wallace樹；乘法器；LING加法器
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