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      電子發(fā)燒友網(wǎng)>電子資料下載>電子論文>嵌入式技術(shù)論文>基于FPGA的DES 算法S盒的優(yōu)化設(shè)計(jì)

      基于FPGA的DES 算法S盒的優(yōu)化設(shè)計(jì)

      2009-05-18 | rar | 222 | 次下載 | 3積分

      資料介紹

      為了滿足工程上實(shí)時(shí)加密和密鑰安全管理的需要，越來越多的加密算法開始采用可編程邏輯器件實(shí)現(xiàn)。數(shù)據(jù)加密標(biāo)準(zhǔn)DES 及其變形3-DES，是當(dāng)前應(yīng)用最為廣泛的加密算法。在算法中，S盒居于核心的位置，關(guān)系著整個(gè)加密系統(tǒng)的安全性。目前， 采用CPLD/FPGA 設(shè)計(jì)DES 的過程中，對(duì)于S盒模塊的實(shí)現(xiàn)，比較通用的方法是直接運(yùn)用CASE 語句對(duì)S進(jìn)行描述。該方法雖具有代碼簡(jiǎn)單、可讀性好等優(yōu)點(diǎn)，但卻要以犧牲大量的片內(nèi)資源為代價(jià)，同時(shí)生成的復(fù)雜組合邏輯，會(huì)造成關(guān)鍵路徑上的延時(shí)大量增加。
      優(yōu)化 DES
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