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FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
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Verilog HDL與VHDL及FPGA的比較分析. Verilog HDL優(yōu)點(diǎn):類似C語言,上手容易,靈活。大小寫敏感。在寫激勵和建模方面有優(yōu)勢。
2011-01-11 標(biāo)簽:FPGAVHDLVerilog HDL 1.6k 0
越來越多的消費(fèi)應(yīng)用開始在設(shè)計(jì)中集成流式視頻,結(jié)果引入了許多標(biāo)準(zhǔn)和專有的加密算法。但是加密方案以及實(shí)現(xiàn)方法不統(tǒng)一導(dǎo)致視頻接收設(shè)備在設(shè)計(jì)和支持方面存在巨大的挑戰(zhàn)
基于FPGA的μC/OS-II任務(wù)管理硬件設(shè)計(jì)
實(shí)時(shí)操作系統(tǒng)RTOS(Real Time Operating System)由于具有調(diào)度的實(shí)時(shí)性、響應(yīng)時(shí)間的可確定性、系統(tǒng)高度的可靠性等特點(diǎn),被越來
為了滿足同步時(shí)序設(shè)計(jì)的要求,一般在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動設(shè)計(jì)的主時(shí)鐘,以達(dá)到最低的時(shí)鐘抖動和延遲。 FPGA全局時(shí)鐘資源一般使用全銅層工藝實(shí)...
使用Virtex-5 FPGA實(shí)現(xiàn)LTE仿真器
功能強(qiáng)大的可編程邏輯平臺使得Prisma Engineering公司能夠針對所有蜂窩網(wǎng)絡(luò)提供可重配置無線測試設(shè)備。長期演進(jìn)(LTE)是
2010-12-30 標(biāo)簽:fpga 994 0
利用FPGA實(shí)現(xiàn)用戶自定義測量控制系統(tǒng)
NI LabVIEW是一個開放而靈活的開發(fā)環(huán)境,能夠與多種工業(yè)硬件無縫連接,將基于配置的開發(fā)方式和編程語言緊密結(jié)合起來。而結(jié)合可編程邏輯控制器(PL...
基于FPGA的嵌入式脈象采集儀硬件電路設(shè)計(jì)
脈診作為中醫(yī)最重要的一種診斷方式,具有模糊性、不確定性的特點(diǎn),是近年來中醫(yī)現(xiàn)代化研究中的熱點(diǎn)。隨著電子、計(jì)算機(jī)技術(shù)的快速進(jìn)步,將嵌入式技術(shù)、 FPG...
面向?qū)ΨQ多核體系結(jié)構(gòu)的FPGA仿真模型
本文提出了一種面向?qū)ΨQ體系結(jié)構(gòu)的FPGA仿真模型,該模型的核心設(shè)計(jì)思想是:分時(shí)復(fù)用仿真系統(tǒng)中的一個單元來仿真目標(biāo)系統(tǒng)中多個
2010-12-21 標(biāo)簽:FPGA 1k 0
基于FPGA+DSP技術(shù)的Bayer格式實(shí)時(shí)圖像處理系統(tǒng)
高分辨率圖像實(shí)時(shí)處理在通信、醫(yī)學(xué)、軍事、航天航空、信息安全等領(lǐng)域有著廣泛的應(yīng)用和發(fā)展。在圖像實(shí)時(shí)處理的過程中,下層圖像預(yù)處理的數(shù)據(jù)量大,運(yùn)算簡單,但是要
基于Spartan-3 FPGA的DSP功能實(shí)現(xiàn)方案
Spartan-3FPGA能以突破性的價(jià)位點(diǎn)實(shí)現(xiàn)嵌入式DSP功能。本文闡述了Spartan-3 FPGA針
基于FPGA的誘發(fā)電位儀完整系統(tǒng)設(shè)計(jì)
摘要:設(shè)計(jì)了基于FPGA的誘發(fā)電位儀完整系統(tǒng)。首先給出了整個誘發(fā)電位儀的總體設(shè)計(jì),討論了FPGA作為主芯片的各模塊集成設(shè)計(jì),在此
工程師在設(shè)計(jì)過程中,經(jīng)常需要一定的創(chuàng)造力(你不妨稱之為數(shù)字管道膠帶)才能夠保證設(shè)計(jì)的順利完成。過去8年時(shí)間里,我曾經(jīng)目睹許多優(yōu)秀工程師利用這一方法出色地完成了許
2010-12-11 標(biāo)簽:FPGA 3.5k 0
基于FPGA的高速卷積的硬件設(shè)計(jì)實(shí)現(xiàn)
在數(shù)字信號處理領(lǐng)域,離散時(shí)間系統(tǒng)的輸出響應(yīng),可以直接由輸入信號與系統(tǒng)單位沖激響應(yīng)的離散卷積得到。離散卷積在電子通信領(lǐng)域應(yīng)用廣泛,是工程應(yīng)用的基礎(chǔ)。如果直
基于多DSP+FPGA的衛(wèi)星遙感圖像壓縮系統(tǒng)設(shè)計(jì)
目前的衛(wèi)星遙感圖像壓縮系統(tǒng)硬件方案大多基于高性能可編程邏輯器件FPGA[2-4]。但這種方案整系統(tǒng)成本居高不下,且FPGA存在單粒子翻轉(zhuǎn)效應(yīng)。因此,...
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