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　　本文介紹了這種基于SRIO互聯(lián)技術(shù)的高速實時數(shù)據(jù)處理硬件平臺，并在該平臺上研究了多DSP之間、DSP與FPGA之間的SRIO通信技術(shù)。

　　1 SRIO標準

　　RapiclI/O是面向嵌入式系統(tǒng)開發(fā)提出的高可靠、高性能、基于包交換的新一代高速互聯(lián)技術(shù)，已于2004年被國際標準化組織(ISO)和國際電工協(xié)會(IEC)批準為ISO/IECDIS 18372標準。SRIO則是面向串行背板、DSP和相關(guān)串行數(shù)據(jù)平面連接應(yīng)用的串行RapidIO接口。串行RapidIO包含一個3層結(jié)構(gòu)的協(xié)議，即物理層、傳輸層、邏輯層。物理層定義電氣特性、鏈路控制、低級錯誤管理;傳輸層定義包交換、路由和尋址機制;邏輯層定義總體協(xié)議和包格式?？梢詫崿F(xiàn)最低引腳數(shù)量，采用DMA傳輸，支持復(fù)雜的可擴展拓撲，多點傳輸;可選的1.25 Gbps、2.5 Gbps、3.125 Gbps三種速度能滿足不同應(yīng)用需求，是未來十幾年中嵌入式系統(tǒng)互聯(lián)的最佳選擇之一。

　　2 基于C6455高速SRIO接口的互聯(lián)系統(tǒng)

　　2.1 C6455的SRIO端口

　　TMS320C6455(簡稱C6455)是德州儀器(TD公司新推出的一款DSP產(chǎn)品，可實現(xiàn)更高性能，精簡代碼，更多片上存儲器及超高帶寬的集成外設(shè)。其中最為引人矚目的是第一次實現(xiàn)了用于處理器間通信的SRIO總線，C6455上的SRIO端口是面向嵌入式領(lǐng)域推出的具有高數(shù)率，很少引腳的互聯(lián)方案，并且Rapicl I/O的數(shù)據(jù)傳輸完全是由硬件實現(xiàn)的，不需要處理器參與，因此這樣可以實現(xiàn)一個高效板級同構(gòu)互聯(lián)多處理器系統(tǒng)。C6455的SRIO端口一對收發(fā)差分信號對構(gòu)成一個全雙工的port(端口)，可以工作在1.25 Gbps、2.5 Gbps、3.125 Gbps的波特率。

　　2.2 基于SRIO的多C6455互聯(lián)結(jié)構(gòu)

　　C6455的SRIO端口可以與SRIO交換器件實現(xiàn)互聯(lián)，也可以在C6455之間通過連接差分信號來實現(xiàn)。如圖1和圖2所示的1x模式和4x模式互聯(lián)關(guān)系，在1x模式中，器件的任何一對發(fā)收信號可以與另一個器件的收發(fā)信號相互連接組成獨立的1x模式工作。如果兩個C6455間采用四對全連接方式，則可實現(xiàn)1個4x工作模式或者是4個獨立的1x工作模式。

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　　多DSP及FPGA的并行處理系統(tǒng)主要由4個C6455處理器和4個Virtex5LX50T構(gòu)成，系統(tǒng)結(jié)構(gòu)如圖3所示。DSP與DSP之間的互聯(lián)采用圖1所示的連接方式來實現(xiàn)全連通的SRIO網(wǎng)絡(luò)，實現(xiàn)所有DSP之間的1路1x通道，各個通道上的控制、傳輸獨立并行工作。通過SRIO互聯(lián)網(wǎng)絡(luò)，任何一個DSP C6455都可以訪問網(wǎng)絡(luò)上其他DSPC6455資源，實現(xiàn)網(wǎng)絡(luò)上的所有設(shè)備資源共享。而且這樣的全連通結(jié)構(gòu)又可以根據(jù)不同任務(wù)處理的特點，靈活地配置成菊花鏈串行流水線、一主多從的星形等拓撲結(jié)構(gòu)，在不同數(shù)據(jù)處理應(yīng)用中具有高度可動態(tài)重構(gòu)性。

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