圖 3. 由于數(shù)據(jù)包的不確定性，在一款器件的每次RF接收測(cè)試期間，測(cè)試儀不知道每個(gè)包會(huì)在哪個(gè)測(cè)試循環(huán)中傳輸，包的類型是什么，或者包的類型是否符合預(yù)期。

馬上能看出，測(cè)試程序不能在數(shù)字測(cè)試模式中采用固定循環(huán)周期的選通隔離所需I/Q數(shù)據(jù)。同樣，對(duì)同步或頭的數(shù)字匹配回路不能以DigRF速度，足夠快地通過ATE儀器的流水線，儀器也不能完成對(duì)頭信息的實(shí)時(shí)識(shí)別和決策。

ATE策略的比較

傳統(tǒng)生產(chǎn)測(cè)試系統(tǒng)有靜態(tài)的選通時(shí)序以及簡(jiǎn)單的比較功能（例如H、L、X、M、V、存儲(chǔ)），因此它們自身并不具備強(qiáng)大的校準(zhǔn)能力，以應(yīng)對(duì)DigRF器件需要的非確定性。不過，這類測(cè)試儀中的數(shù)字儀器有所需要的數(shù)字捕捉能力，一般用于ADC（模數(shù)轉(zhuǎn)換器）輸出數(shù)據(jù)或DUT寄存器讀取操作。因此，你可以保留在這臺(tái)儀器上的投資，并且采用一種批量捕捉和后處理技術(shù)（block-capture-and-post-processing）應(yīng)對(duì)DigRF的RF接收測(cè)試挑戰(zhàn)。

對(duì)于RF接收測(cè)試，一般CW（連續(xù)波）測(cè)試需要1kB至4kB的I/Q采樣，而日益普遍的采用調(diào)制波形的系統(tǒng)級(jí)測(cè)試則使用16 kB至32 kB的I/Q采樣。注意轉(zhuǎn)換為實(shí)際的串行位：

1k I/Q = 1024 ？ ［8 bits （I） + 8 bits （Q）］ ？ 協(xié)議_開銷 = 串行位數(shù)

為了解決實(shí)時(shí)情況下的非確定性行為，測(cè)試儀必須提供專為DigRF 3G DUT與數(shù)字捕捉之間編碼的數(shù)字邏輯。其目標(biāo)是在數(shù)據(jù)到達(dá)測(cè)試儀的DSP（數(shù)字信號(hào)處理器）前，減輕捕捉時(shí)所出現(xiàn)的所有時(shí)序與數(shù)據(jù)不確定性問題。

一種測(cè)試選擇是在DIB（器件接口板）上設(shè)計(jì)一個(gè)FPGA（現(xiàn)場(chǎng)可編程門陣列）電路。這種方法可以用一片廉價(jià)器件提供定制邏輯，但也有三個(gè)麻煩：

·接口以及為電路提供支持信號(hào)將會(huì)非常復(fù)雜；

·在隔離與屏蔽能力有限情況下，在與這些敏感RF信號(hào)如此近的地方增加一個(gè)數(shù)字噪聲發(fā)生器，存在著更多的風(fēng)險(xiǎn)；

·為每個(gè)器件負(fù)載板增加元件會(huì)使成本上升，延長(zhǎng)測(cè)試開發(fā)時(shí)間。

作為另一種選擇，可以采用一臺(tái)提供嵌入實(shí)時(shí)功能的數(shù)字測(cè)試儀器，它可以在降低成本的同時(shí)簡(jiǎn)化DIB復(fù)雜性。這種方案的缺點(diǎn)是缺乏測(cè)試工程師所需要的靈活性，因?yàn)樗麄円獪y(cè)試一組通信協(xié)議。只針對(duì)DigRF的解決方案是不實(shí)用的。

采用這種選擇時(shí)，當(dāng)測(cè)試程序知道有RF接收數(shù)據(jù)時(shí)，就能在RxData總線上捕捉到大塊數(shù)據(jù)；這個(gè)塊必須放大到能可靠地捕捉足夠的數(shù)據(jù)包，從而有足夠數(shù)量的I/Q采樣用于后處理算法。數(shù)據(jù)從數(shù)字儀器的捕捉內(nèi)存送至DSP引擎，在那里由一個(gè)預(yù)處理算法執(zhí)行一個(gè)三步處理：

·找到每個(gè)包的起始索引；

·分析每個(gè)包的頭；

·順序地對(duì)有效載荷中的I/Q采樣進(jìn)行去交錯(cuò)操作，并保存在新的獨(dú)立數(shù)組中。

一旦數(shù)據(jù)完成預(yù)處理，就可以對(duì)所需的I/Q數(shù)據(jù)集執(zhí)行用戶定制的處理算法，或?qū)?shù)據(jù)集輸出到其它ATE軟件工具，測(cè)試EVM（誤差矢量幅度）等特性。

這一方法的成功與否取決定于數(shù)據(jù)移動(dòng)時(shí)間，以及所需處理步驟的效率。盡量減少總測(cè)試時(shí)間的關(guān)鍵是避免與主控PC的不必要交互，因?yàn)檫@種交互要求測(cè)試程序暫停DUT測(cè)試的執(zhí)行。如果測(cè)試儀具有邊做模式捕捉邊移動(dòng)數(shù)據(jù)的能力，則向DSP傳輸數(shù)據(jù)的整個(gè)時(shí)間都被隱蔽在后臺(tái)，測(cè)試時(shí)間是零損失。

如果測(cè)試儀沒有此項(xiàng)功能，則測(cè)試工程師就必須尋找能減少移動(dòng)數(shù)據(jù)量的方法。一個(gè)選擇是只捕捉失效數(shù)據(jù)，但這會(huì)在DSP中增加一個(gè)重構(gòu)原始數(shù)據(jù)的新處理步驟；單單這個(gè)不必要的步驟就會(huì)增加數(shù)毫秒的關(guān)鍵測(cè)試時(shí)間。

一個(gè)完整的DigRF解決方案需要完全在后臺(tái)執(zhí)行預(yù)處理算法和I/Q處理。因此，第三種選擇就需要測(cè)試儀架構(gòu)能支持執(zhí)行數(shù)字信號(hào)處理算法的專用處理器，一旦DUT信號(hào)捕捉完成，測(cè)試程序就能立即開始下一個(gè)測(cè)試的設(shè)置。另外，多址測(cè)試也需要這種后臺(tái)處理的并行式高效率。

圖4表示這三種選擇對(duì)測(cè)試時(shí)間的可能影響。對(duì)第一種選擇，缺乏后臺(tái)處理而產(chǎn)生了一個(gè)串行的測(cè)試流，有最長(zhǎng)的測(cè)試時(shí)間。第三種情況下，采用了實(shí)時(shí)處理，似乎最為理想，因?yàn)樗萌笈_(tái)處理，以最高效的方式解決了測(cè)試挑戰(zhàn)。

圖 4. 這里顯示的三種測(cè)試選擇的測(cè)試時(shí)間開銷：（a） 串行執(zhí)行流，（b） 批量捕捉與后處理方案，（c） 實(shí)時(shí)處理。

不過，批量捕捉和后處理方案也可以有低的測(cè)試時(shí)間開銷，只要數(shù)據(jù)轉(zhuǎn)移是在后臺(tái)完成，并且高效地處理，沒有被浪費(fèi)的步驟，并有獨(dú)立的多址并行處理器。有了適當(dāng)?shù)南到y(tǒng)能力，八址程序的預(yù)處理器時(shí)間可以低至數(shù)毫秒，足以隱藏在一個(gè)典型RF測(cè)試時(shí)間中。