DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計(jì)

　　1 引言

　　在現(xiàn)代高性能DSP芯片設(shè)計(jì)中，鎖相環(huán)(PLL)被廣泛用作片內(nèi)時(shí)鐘發(fā)生器，實(shí)現(xiàn)相位同步及時(shí)鐘倍頻。壓控振蕩器(VCO)作為PLL電路的關(guān)鍵模塊，其性能將直接決定PLL的整體工作質(zhì)量。目前，在CMOS工藝中實(shí)現(xiàn)的VCO主要有兩大類(lèi)：LC壓控振蕩器和環(huán)形壓控振蕩器。其中LC壓控振蕩器具有較低的相位噪聲和較低的功耗，但需要采用片上集成電感，因而占用很大的芯片面積，且調(diào)諧范圍較小。而CMOS環(huán)形振蕩器有著頻率調(diào)節(jié)范圍大，芯片面積小，制造工藝簡(jiǎn)單等優(yōu)點(diǎn)，且可以通過(guò)調(diào)整振蕩器的級(jí)數(shù)，方便的獲得不同相位的一系列時(shí)鐘，因此在系統(tǒng)芯片(SOC)中有著更為廣泛的應(yīng)用。

　　本文提出了一種采用四級(jí)延遲單元的CMOS環(huán)形壓控振蕩器，每級(jí)采用調(diào)節(jié)電流源大小，改變電容放電速度的方式，在方便的提供正交輸出時(shí)鐘的同時(shí)，具有2MHz至90MHz頻率調(diào)節(jié)范圍以及較低的功耗，可滿(mǎn)足DSP芯片時(shí)鐘系統(tǒng)的應(yīng)用要求。

　　2 VCO電路設(shè)計(jì)

　　在鎖相環(huán)系統(tǒng)中VCO的作用是根據(jù)不同的控制電壓．輸出相應(yīng)振蕩頻率的波形，并將其輸入至分頻器，從而反饋到輸入端。因此理想的VCO其特性函數(shù)應(yīng)為：

　　其中Kvco為常數(shù)，表示電路的靈敏度。而實(shí)際的VCO調(diào)節(jié)特性表現(xiàn)出非線(xiàn)性，也就是Kvco不是常數(shù)，這種非線(xiàn)性使鎖相環(huán)的穩(wěn)定性退化，因此我們希望在盡可能寬的頻率調(diào)節(jié)范圍內(nèi)Kvco的變化最小。

　　2．1 整體電路結(jié)構(gòu)

　　壓控環(huán)形振蕩電路的整體結(jié)構(gòu)框圖如圖1所示，整個(gè)環(huán)路由四級(jí)延遲單元構(gòu)成，每級(jí)延遲為T(mén)D，其中前三級(jí)電路接成反相的，最后一級(jí)電路正相連接，因此電路不會(huì)被鎖定，且每級(jí)振蕩電路的輸出時(shí)鐘相移為45°。

圖1 壓控環(huán)形振蕩器的整體結(jié)構(gòu)框圖

　　這里，V是電荷泵的輸出電壓經(jīng)低通環(huán)路濾波器去除高頻成分后的直流分量，用來(lái)控制每級(jí)延遲單元的延遲時(shí)間。Venable是來(lái)自外部控制電路的使能信號(hào)，當(dāng)Venable為低電平時(shí)每級(jí)差分輸出的兩端均為“0”，此時(shí)整個(gè)VCO電路關(guān)閉，停止振蕩；當(dāng)Venable為高電平，電路正常工作時(shí)，環(huán)路在連續(xù)的電壓結(jié)點(diǎn)之閘以的延遲振蕩，產(chǎn)生的振蕩周期為8TD。只要在輸入電壓和延遲時(shí)間TD之問(wèn)建立起線(xiàn)形的關(guān)系，輸出信號(hào)的頻率F∝1/TD，就能夠?qū)崿F(xiàn)VCO所需的輸入電壓和輸出頻率之間的線(xiàn)性關(guān)系。

　　2．2單元電路設(shè)計(jì)

　　振蕩器延遲單元的電路結(jié)構(gòu)如圖2所示，電路采用RS觸發(fā)結(jié)構(gòu)來(lái)產(chǎn)生差分輸出的信號(hào)，這在消除靜態(tài)功耗的同時(shí)，具有較好的抗噪聲性能。圖中的M1管和M4管分別提供對(duì)電容C1和C2充電時(shí)的電流。M2管和M5管作為電流源提供電容放電時(shí)的電流，其電流大小隨控制電壓V而改變，從而實(shí)現(xiàn)對(duì)電容放電速度的調(diào)節(jié)。另外，電容C1和C2是用源漏端接地的NMOS管制成的MOS柵氧電容，具有很高的單位面積電容值，以及較好的精度。

圖2 延遲單元電路圖

　　下面計(jì)算單元電路的延遲時(shí)間，以C1為例，當(dāng)輸入為高電平時(shí)，電路通過(guò)電流源M2管對(duì)電容放電，當(dāng)電容兩端電壓降至輸入與非門(mén)NAND1的翻轉(zhuǎn)點(diǎn)Vs時(shí)，與非門(mén)輸出狀態(tài)轉(zhuǎn)換，其狀態(tài)從“0”到“1”的轉(zhuǎn)換時(shí)間為：

　　這里由于C1電容遠(yuǎn)大于M1、M2管的漏端電容和與非門(mén)NAND1的輸入電容之和，因此可忽略它們的影響，Id2為V受控制的電流源M2管的電流。

　　當(dāng)輸人為低電平時(shí)，電路通過(guò)M1管對(duì)電容進(jìn)行充電。當(dāng)電容充電至三輸入與非門(mén)NAND1的翻轉(zhuǎn)點(diǎn)Vs時(shí)，與非門(mén)輸出并不立即改變，因?yàn)榻徊?a href="http://m.makelele.cn/tags/耦合/" target="_blank">耦合的另一個(gè)與非門(mén)NAND2的輸出仍為低電平，需C2電容放電至Vs以下，輸出才會(huì)改變。因此與非門(mén)NAND1的輸出從“1”到“0”轉(zhuǎn)換的時(shí)問(wèn)由電容C2的放電時(shí)間決定，為：

　　其中Id5為受V控制的電流源M5管的電流。

　　為了保證每級(jí)單元電路的差分輸出端有相同的延遲，電路中各個(gè)對(duì)應(yīng)的晶體管具有相同的寬長(zhǎng)比，即C1與C2相等，Id2與Id5相等，因此t1=t2，且因?yàn)镃1、C2的電容值較大，相對(duì)于其充放電的時(shí)間，三輸入與非門(mén)和反向器的延遲時(shí)間可以忽略不計(jì)，? 因此，單元電路總的延時(shí)時(shí)間為：

　　設(shè)計(jì)時(shí)三輸入與非門(mén)的翻轉(zhuǎn)點(diǎn)Vs是一個(gè)需考慮的問(wèn)題。為了避免隨著控制電流的增大，控制管在電容放電過(guò)程中進(jìn)入線(xiàn)性區(qū)，導(dǎo)致壓控振蕩器的線(xiàn)性覆蓋頻率范圍減少，Vs的值應(yīng)盡可能的大。但是如果翻轉(zhuǎn)點(diǎn)Vs過(guò)高，會(huì)使電容放電時(shí)間變短，當(dāng)Vs接近Vdd時(shí)，三輸入與非門(mén)和反向器的延遲時(shí)間不再可以忽略，此時(shí)振蕩器的頻率調(diào)節(jié)范圍將大大減少。綜合以上兩方面，另外考慮到噪聲容限、速度、面積等因素，這里設(shè)計(jì)的三輸入與非門(mén)的翻轉(zhuǎn)點(diǎn)Vs為2．6V。

　　3 仿真結(jié)果與分析

　　根據(jù)以上分析，采用SMIC的0.35斗μmCMOS工藝模型進(jìn)行仿真，圖4為控制電壓為2V時(shí)VCO的X1端的輸出波形圖。另外，由于采用的是四級(jí)環(huán)形振蕩器結(jié)構(gòu)，可以方便的產(chǎn)生正交時(shí)鐘信號(hào)，其中X1端的輸出波形與X3端正交，X2端的輸出波形與X4端正交。圖5為當(dāng)VCO的控制電壓在0.9V~3.5V變化時(shí)輸出頻率的變化圖，從圖中可以看到VCO的頻率調(diào)節(jié)范圍達(dá)到2MHz~90MHz．在中心頻率46MHz附近有很好的調(diào)節(jié)線(xiàn)性度。當(dāng)控制電壓高于3V以后，頻率變化呈一定的非線(xiàn)性，這是因?yàn)殡S著控制電壓的增大，在電容放電過(guò)程中，控制管會(huì)進(jìn)入線(xiàn)性區(qū)，導(dǎo)致控制電壓對(duì)電流源變化的影響減小。但由于本文設(shè)計(jì)的VCO應(yīng)用于DSP芯片的典型運(yùn)行頻率為40MHz，因此VCO在中心頻率附近的高線(xiàn)性度可完全滿(mǎn)足DSP時(shí)鐘系統(tǒng)的要求。

圖5環(huán)形壓控振蕩器的電壓一頻率特性曲線(xiàn)

　　4 結(jié)論

　　本文設(shè)計(jì)了一種應(yīng)用于DSP內(nèi)嵌鎖相環(huán)的低功耗、高線(xiàn)性CM0S壓控環(huán)形振蕩器。電路采用四級(jí)延遲單元能方便的獲得正交輸出時(shí)鐘，每級(jí)采用RS觸發(fā)結(jié)構(gòu)來(lái)產(chǎn)生差分輸出信號(hào)，在有效降低靜態(tài)功耗的同時(shí)．具有較好的抗噪聲能力。在延遲單元的設(shè)計(jì)時(shí)。綜合考慮了電壓控制的頻率范圍以及調(diào)節(jié)線(xiàn)性度，選擇了合適的翻轉(zhuǎn)點(diǎn)。 仿真結(jié)果表明．電路叮實(shí)現(xiàn)2MHz至90MHz的頻率調(diào)節(jié)范圍，在中心頻率附近具有很高的調(diào)節(jié)線(xiàn)性度，可完全滿(mǎn)足DSP芯片時(shí)鐘系統(tǒng)的要求。

　　本文作者創(chuàng)新點(diǎn)：本文作者設(shè)計(jì)的CMOS壓控環(huán)形振蕩器電路采用四級(jí)延遲單元能方便的獲得正交輸出時(shí)鐘．每級(jí)采用RS觸發(fā)結(jié)構(gòu)來(lái)產(chǎn)生差分輸出信號(hào)，在有效降低靜態(tài)功耗的同時(shí)，具有較好的抗噪聲能力。在延遲單元的設(shè)計(jì)時(shí)。綜合考慮了電壓控制的頻率范圍以及調(diào)節(jié)線(xiàn)性度，選擇了合適的翻轉(zhuǎn)點(diǎn)。