信基礎(chǔ)設(shè)施、成像設(shè)備、工業(yè)儀器儀表、防務(wù)電子和其它多通道、需要大量數(shù)據(jù)的系統(tǒng)要求數(shù)據(jù)轉(zhuǎn)換級(jí)提供越來越寬的分辨率和越來越高的采樣率。并行接口的物理布局限制和串行 LVDS(低壓差分信號(hào))方法的比特率限制目前給設(shè)計(jì)人員帶來了技術(shù)障礙。

　　為解決這一需求，Analog Devices, Inc. (ADI: NASDAQ)，全球領(lǐng)先的高性能信號(hào)處理解決方案供應(yīng)商和數(shù)據(jù)轉(zhuǎn)換技術(shù)領(lǐng)導(dǎo)者ADI*，最近推出采用 JEDEC JESD204B 串行輸出數(shù)據(jù)接口標(biāo)準(zhǔn)的雙通道14位250 MSPS 模數(shù)轉(zhuǎn)換器 AD9250。AD9250 ADC 是市場(chǎng)上首款完全達(dá)到 JESD204B Subclass 1確定性延遲要求的250 MSPS ADC，此功能通過一個(gè)串行接口支持多個(gè)數(shù)據(jù)轉(zhuǎn)換通道精密同步。

?

　　ADI推出高速模數(shù)轉(zhuǎn)換器簡(jiǎn)化FPGA應(yīng)用設(shè)計(jì)AD9250

　　AD9250 ADC的串行接口方案通過單通道或雙通道鏈路提供高達(dá)5 Gbps 的采樣率。使用兩個(gè)串行通道可支持250 MSPS全速雙通道模數(shù)轉(zhuǎn)換數(shù)據(jù)速率，單個(gè)通道則用于支持較低的采樣率。

　　Xilinx Inc.等高性能 FPGA 供應(yīng)商，已在其最新一代產(chǎn)品中片內(nèi)集成JESD204B SerDes(串行化器/解串器)端口。針對(duì)模擬信號(hào)鏈的這種端到端無縫連接方案可簡(jiǎn)化 PCB 布局，加快原型開發(fā)，使產(chǎn)品更快上市。

　　Xilinx 無線業(yè)務(wù)部高級(jí)總監(jiān) Sunil Kar 表示：“Xilinx 全力支持 JEDEC JESD204B 標(biāo)準(zhǔn)，并且正在努力加快采用數(shù)據(jù)轉(zhuǎn)換器串行化互連技術(shù)，目前所做的就是提供高質(zhì)量、靈活、可擴(kuò)展、可編程的 IP 來與 AD9250等高速數(shù)據(jù)轉(zhuǎn)換器接口。Xilinx 目前提供的JEDEC JESD204B IP 支持 Subclass 0、1、2功能，線路速率最高可達(dá)10.3 GBPS，通道寬度范圍為1倍到8倍。這些技術(shù)進(jìn)步有利于促進(jìn)系統(tǒng)模塊化，降低成本和復(fù)雜度，增強(qiáng)新一代無線和有線網(wǎng)絡(luò)的功能與容量。”

　　ADI 公司高速模數(shù)轉(zhuǎn)換器部產(chǎn)品線總監(jiān) Kevin Kattmann 表示：“ADI 公司的這款旗艦產(chǎn)品為 FPGA 系統(tǒng)中的模擬信號(hào)鏈設(shè)計(jì)提供了一種新的高度集成方法。雙通道14位 ADC AD9250具備無與倫比的寬帶信號(hào)處理性能，其簡(jiǎn)化的接口為軟件定義無線電和醫(yī)療超聲領(lǐng)域的下一代 FPGA 應(yīng)用掃清了設(shè)計(jì)障礙。對(duì)于許多系統(tǒng)設(shè)計(jì)師來說，實(shí)現(xiàn)高性能模擬信號(hào)鏈所面對(duì)的 I/O 挑戰(zhàn)現(xiàn)在有了一個(gè)精巧的解決方案?！?/p>

　　有關(guān)雙通道14位250 MSPS ADC AD9250的更多信息

　　AD9250 轉(zhuǎn)換器的 JESD204B 串行接口將每個(gè) IC 所需高速差分輸出數(shù)據(jù)路徑的數(shù)目從多達(dá)28個(gè)減至2個(gè)。每個(gè)上電周期以及經(jīng)過鏈路重新同步事件后，其 Subclass 1確定性延遲功能都是可重復(fù)的。此功能在以下應(yīng)用中很重要：分集無線電系統(tǒng)和儀器儀表、TD-SCDMA/WCDMA/LTE(尤其是2R2T >8R8T演進(jìn))等多模式數(shù)字接收機(jī)應(yīng)用、雷達(dá)/防務(wù)電子、醫(yī)療成像系統(tǒng)、電纜基礎(chǔ)設(shè)施以及通用軟件無線電。

　　雙通道14位250 MSPS ADC AD9250主要特性和性能

　　具有 Subclass 1確定性延遲的 JESD204B 編碼串行數(shù)字輸出 信噪比 (SNR)：70.6 dBFS(185 MHz輸入，250 MSPS) 無雜散動(dòng)態(tài)范圍 (SFDR)：88 dBc(185 MHz輸入，250 MSPS) 中頻采樣頻率最高達(dá)400 MHz 95 dB通道隔離/串?dāng)_ 低功耗和小封裝尺寸

　　評(píng)估套件

　　AD9250-250EBZ (250 MSPS)、AD9250-170EBZ (170 MSPS)和AD6673-250EBZ DUT板，與輔助高速數(shù)據(jù)采集卡 HSC-ADC-EVALDZ，構(gòu)成 AD9250的完整評(píng)估系統(tǒng)，它針對(duì)信號(hào)性能進(jìn)行了優(yōu)化。采集到的數(shù)據(jù)可以利用筆記本電腦和 ADI 免費(fèi)軟件 VisualAnalog?進(jìn)行分析。為了與 FPGA 開發(fā)平臺(tái)兼容，DUT 板可以使用 CVT-ADC-FMC-INTPZB FMC 內(nèi)插器連接器。

　　供貨、報(bào)價(jià)與配套產(chǎn)品

　　雙通道14位250 MSPS ADC AD9250適合與 ADI 公司其它器件一起工作，包括用于基帶差分模擬輸入配置的驅(qū)動(dòng)器 AD8138、ADA4937和 ADA4938-2，時(shí)鐘分配 IC AD9516-3，以及低抖動(dòng)時(shí)鐘緩沖器 ADCLK905。

　　同時(shí)提供170 MSPS 引腳兼容版本 (AD9250-170) 和11位250 MSPS 引腳兼容版本AD6673。