作者：ADI 公司　　Smita Choudhury 和 Abhilasha Kawle

在CTSD精密ADC系列文章的第3部分，我們將重點闡述CTSD ADC的無混疊特性，它可在不增加任何外圍設計的情況下提高抗干擾能力。第1部分展示了一種新的基于連續(xù)時間∑-? DAC(CTSD)架構、易于使用的無混疊精密ADC，可提供簡單、緊湊的信號鏈解決方案。第2部分向信號鏈設計人員介紹了CTSD技術。本文比較了現(xiàn)有精密ADC架構的混疊抑制解決方案背后的設計復雜性。我們將闡述一個理論，以此說明CTSD ADC架構本身固有的混疊抑制性能。我們還展示如何簡化信號鏈設計，并探討CTSD ADC的擴展優(yōu)勢。最后，我們將介紹新的測量和性能參數(shù)，以量化混疊抑制。

在聲納陣列、加速度計、振動分析等許多應用中，將會監(jiān)測到目標信號帶寬以外的信號，這些信號稱為干擾源。對于信號鏈設計人員來說，關鍵挑戰(zhàn)在于，ADC采樣會導致這些干擾源混疊進入目標信號帶寬（帶內），造成性能下降。除此之外，在聲納等應用中，帶內混疊的干擾源可能會被誤解為輸入信號，導致對聲納周圍物體的誤判。而混疊抑制解決方案正是造成傳統(tǒng)ADC信號鏈設計極其復雜的原因之一。CTSD ADC本身具有混疊抑制特性，這一獨特特性帶來了一種新的簡化解決方案。在探討這種突破性解決方案之前，我們先了解一下混疊概念。

回顧奈奎斯特采樣準則

為了理解混疊的概念，讓我們快速回顧一下奈奎斯特采樣準則。我們可以在時域或頻域中分析信號。在時域中，對模擬信號的采樣可通過數(shù)學方式表示為信號乘法運算，例如，x(t)表示脈沖序列δ(t)，其時長為Ts。

圖1.采樣過程的時域表示

同樣，在頻域中，采樣輸出可以用傅里葉級數(shù)表示為：

通過公式1可以看出，如果將頻率軸展開，將會在每一個采樣頻率fs的整數(shù)倍位置形成輸入信號的圖像。

圖2.以不同的采樣頻率采樣后的X(f)表示

公式1顯示，在頻率f = n × fs?- fIN時，其中n = 0、±1、±2......，信號內容X(f) 將在采樣后出現(xiàn)在fIN位置，與圖2中的欠采樣場景相似，該圖顯示了各種條件下的采樣現(xiàn)象。

總之，奈奎斯特準則指出，任何大于采樣頻率一半的信號會被折疊或反射回低于fs/2的頻率，并且可能會落入目標頻段內。

假設ADC在頻率fs下采樣，而系統(tǒng)中有兩個帶外信號音/干擾源，分別是ADC輸入端的f1和f2，如圖3所示。根據(jù)奈奎斯特準則，我們可以推斷，由于信號音f1的頻率小于fs/2，所以采樣后其頻率保持不變。當信號音f2的頻率大于fs/2時，它會在目標頻段fbw_in中產(chǎn)生混疊，并降低ADC在該區(qū)域的性能，如圖3a所示。

此理論也適用于fs/2以上的噪聲，它也可以折疊并出現(xiàn)在帶內，會增加帶內的本底噪聲并降低性能。

現(xiàn)有的混疊抑制解決方案

為了避免這種由帶外(OOB)信號音或噪聲折疊導致的性能下降，可以使用一種簡單的解決方案，即通過ADC采樣之前，使用低通濾波器對超過fs/2的信號內容實施衰減，該濾波器稱為抗混疊濾波器(AAF)。圖3b顯示了一個簡單AAF的傳遞函數(shù)，以及頻率f2處的衰減-混疊信號音在帶內折疊之前的狀態(tài)。這種AAF的主要特性參數(shù)是濾波器的階數(shù)和–3 dB轉角頻率。它們由通帶平坦度、特定頻率（如采樣頻率）所需的絕對衰減，以及輸入帶寬（也稱為過渡帶）以外所需的衰減斜率決定。一些常見的濾波器架構包括巴特沃茲、切比雪夫、貝塞爾和Sallen-Key，可以使用無源RC和運算放大器來實現(xiàn)。濾波器設計工具可用于幫助信號鏈設計人員根據(jù)給定的架構和要求進行AAF設計。

讓我們以一個應用示例來了解抗混疊濾波器的要求。在潛艇系統(tǒng)中，聲納傳感器發(fā)射聲波并分析水下回聲，以估計周圍物體的位置和距離。該傳感器的輸入帶寬為100 kHz，系統(tǒng)將在ADC輸入端檢測到的幅度>–85 dB的信號音作為有效的回聲源。所以，來自帶外的任何干擾都需要由ADC衰減至少–85 dB，以免被聲納系統(tǒng)檢測為輸入。在下一節(jié)中，我們將針對這些要求構建并比較不同ADC架構的混疊抑制解決方案。

在傳統(tǒng)ADC架構中，如逐次逼近寄存器(SAR)和離散時間Σ-Δ (DTSD) ADC，采樣電路位于ADC的模擬輸入端，這表明需要在ADC輸入之前使用AAF，如圖3b所示。

SAR/奈奎斯特采樣ADC的AAF要求

SAR ADC的采樣頻率一般設置為模擬輸入頻率(fIN)的2倍或4倍。這種ADC的AAF需要在頻率fIN外有一個窄過渡帶，這意味著需要一個高階濾波器。從圖4可以看出，采樣頻率約1 MHz的SAR ADC需要使用五階巴特沃茲濾波器才能在大于100 kHz的頻率下實現(xiàn)–85 dB抑制。對于濾波器實現(xiàn)方案，隨著濾波器的階數(shù)增加，所需的無源和運算放大器數(shù)量也會增加。這意味著，SAR ADC的AAF在信號鏈設計中需要大量的功耗和面積預算。

DTSD ADC的AAF要求

Σ-Δ ADC是過采樣ADC，其中采樣頻率遠高于模擬輸入頻率。AAF設計中要考慮的混疊區(qū)域為fs?± fIN。濾波器的過渡帶則要求從fIN至極高的fs。與SAR ADC AAF相比，這個過渡帶更寬，說明所需的AAF階數(shù)也更低。從圖4可以看出，對于采樣頻率為6 MHz的DTSD ADC，如需在約fs?– 100 kHz左右的頻率下獲得–85 dB混疊抑制，一般需要使用一個二階AAF。

在實際應用中，頻帶內的任何位置都可能存在干擾或噪聲，并不止限于采樣頻率fs附近。任何低于fs/2的頻率信號音（如圖3中頻率f1下的信號音）都不會出現(xiàn)在帶內，從而不會降低ADC性能。雖然AAF可以對信號音f1進行一定程度的衰減，但它仍會存在于ADC輸出中，屬于外部數(shù)字控制器必須處理的多余信息。這種信號音是否可以進一步衰減，使其不再出現(xiàn)在ADC輸出中？一種解決方案是使用在頻率fIN外具有窄過渡帶的AAF，但這會增加濾波器設計的復雜性。另一種解決方案是：使用∑-?調制器環(huán)路中的片內數(shù)字濾波器。

圖4.AAF的復雜性、ADC架構和目標頻段

圖5.前端具有AAF、后端具有數(shù)字濾波器的DTSD ADC的STF。

∑-?調制器環(huán)路的數(shù)字濾波器

在Σ-Δ ADC中，由于過采樣和噪聲整形，調制器輸出中包含大量冗余信息，因此需要外部數(shù)字控制器進行大量處理。如果對調制器數(shù)據(jù)進行平均、濾波，并以較低的輸出數(shù)據(jù)率(ODR)（通常為2 × fIN）提供，就可以避免這種冗余信息處理。利用抽取濾波器可以將采樣速率從fs轉換為所需的較低ODR。關于使用數(shù)字濾波器實現(xiàn)采樣速率轉換，我們將在以后的文章里說明，這里的關鍵點是離散時間Σ-Δ調制器通常與片內數(shù)字濾波器配合使用。前端具有模擬濾波器、后端具有數(shù)字濾波器的調制器的組合信號干擾傳遞函數(shù)(TF)如圖5所示。

綜上所述，DTSD ADC的AAF是基于混疊區(qū)域fs周圍的信號音所需的衰減而設計的。非混疊區(qū)域（例如f1）中的信號音則完全由片內數(shù)字濾波器進行衰減。

后端數(shù)字濾波器和前端模擬濾波器

SAR ADC要求AAF具有窄過渡帶，而Σ-Δ ADC則要求數(shù)字濾波器具有窄過渡帶。數(shù)字濾波器功耗低，易于集成到片內。此外，對數(shù)字濾波器的階數(shù)、帶寬和過渡帶進行編程要比模擬濾波器簡單的多。

過采樣的優(yōu)點在于：它允許在后端組合使用寬過渡帶模擬濾波器和窄過渡帶數(shù)字濾波器，以提供功耗、尺寸和抗干擾性能都更優(yōu)越的解決方案。

使用DTSD ADC之后，雖然AAF要求有所放松，但增加了設計復雜性，以滿足每次采樣之后的建立時間要求，從而避免信號鏈性能下降。信號鏈設計人員面臨的挑戰(zhàn)是：對AAF進行微調，在混疊抑制需求和輸出穩(wěn)定需求之間尋求平衡。

新型精密CTSD ADC無需進行前端模擬濾波器設計，從而簡化了信號鏈設計。

CTSD ADC的固有混疊抑制

本系列文章的第二部分介紹由閉環(huán)電阻反相放大器構建的一階CTSD調制器，如圖6所示。CTSD調制器遵循與DTSD調制器等效產(chǎn)品相同的過采樣和噪聲整形概念，以達到預期性能，并且具有電阻輸入而不是開關電容輸入。調制器構建模塊包括一個連續(xù)時間積分器，后接一個量化器，用于對積分器輸出采樣和數(shù)字化處理，以及一個反饋DAC，用于閉合輸入環(huán)路。量化器輸入端的任何噪聲都是通過積分器的增益?zhèn)鬟f函數(shù)整形的噪聲。

圖6.(a) CTSD調制器環(huán)路的構建模塊和(b)用于數(shù)學分析的簡化框圖。

根據(jù)第2部分的信息，可以使用以下數(shù)學模型繪制CTSD調制器環(huán)路的簡化框圖：

積分器傳遞函數(shù)一般稱為H(f)，也稱為環(huán)路濾波器。對于一階積分器，H(f) = 1/2πRC。

ADC的功能是采樣和量化。因此，用于分析的簡化ADC模型使用一個采樣器后接一個加性量化噪聲源。

DAC是一個在當前時鐘周期內用一個常數(shù)乘以輸入的模塊。所以，它是一個在采樣時鐘周期內具有恒定脈沖響應，在余下的時間里脈沖響應為0的模塊。

這些簡化模型的等效框圖如圖6b所示，可廣泛用于∑-?性能分析。從VIN至VOUT的傳遞函數(shù)稱為信號TF (STF)，從Qe到輸出的函數(shù)則稱為噪聲TF (NTF)。

對于CTSD調制器環(huán)路固有的混疊抑制特性，一個合理的解釋是：采樣不是直接發(fā)生在調制器的輸入端，而是發(fā)生在環(huán)路濾波器H(f)之后，如圖6a所示。為了解整體情況，將使用不含采樣器的線性模型來理解該概念，并將分析范圍擴大到涵蓋帶有采樣器的環(huán)路。

第1步：使用線性模型實施STF和NTF分析

為了簡化分析將采樣器忽略之后，線性模式應如圖7所示。此環(huán)路的STF和NTF可以表示為

根據(jù)公式3，STF可改寫為

目標頻率帶寬為低頻率，用數(shù)學方法可以表示為f→0，高頻率可以表示為f→∞。STF和NTF的幅度（單位：dB）為頻率的函數(shù)，如圖7所示。

圖7.(a)用于簡化分析的線性模型，(b) STF(f) = H(f) × NTF(f)

圖8.(a)一個CTSD調制器環(huán)路框圖，輸入= 0 V，(b)調制器環(huán)路的NTF

圖9.重新布局調制器環(huán)路，以顯示其固有的混疊抑制特性

NTF類似于高通濾波器，STF類似于低通濾波器，在目標頻段內具有平坦的0 dB幅度，在高頻率下的衰減與AAF TF相當。從數(shù)學角度來看，信號通過具有高增益的低通濾波器配置H(f)，然后由NTF環(huán)路處理?，F(xiàn)在，在理解了NTF框圖之后，可以進一步深化了解帶有采樣器的環(huán)路。

第2步：NTF的框圖

當輸入VIN設置為0 V時，調制器環(huán)路框圖可以如圖8a所示重新排列，用于表示NTF。環(huán)路中包含采樣器時，NTF響應與線性模型類似，但在fs的倍數(shù)位置都會顯示復制圖像，如圖8b所示。

第3步：重新布局調制器環(huán)路，以直觀顯示前置濾波操作

如果將環(huán)路濾波器H(f)和調制器環(huán)路的采樣器移動到輸入端，且反饋如圖9所示，那么輸入到輸出的傳遞函數(shù)不會發(fā)生改變。重新布局后的框圖右側表示NTF。

與第1步中的線性模型類似，在采樣等效系統(tǒng)中，輸入信號經(jīng)過高增益H(f)，然后通過NTF環(huán)路進行采樣和處理。信號通過環(huán)路濾波器之后的橫向部分，會在進行采樣之前，構成低通濾波器配置。這種配置導致產(chǎn)生CTSD調制器的固有混疊抑制。因此，CTSD調制器環(huán)路的STF如圖9所示。

第4步：使用一個數(shù)字濾波器完成STF

為了減少多余的高頻信息，CTSD調制器與片內數(shù)字抽取濾波器配合使用，組合混疊抑制TF如圖10所示。fs附近的混疊利用CTSD的固有混疊抑制特性進行衰減，中間干擾源則由數(shù)字濾波器衰減。

圖4比較了SAR ADC、DTSD ADC和CTSD ADC在采樣頻率和輸入信號帶寬下實現(xiàn)–80 dB混疊抑制時所需的AAF階數(shù)。使用SAR ADC時，AFF的階數(shù)最高，所以復雜性也最高，CTSD ADC則不需要使用外部AAF，因為其設計本身具有混疊抑制性能。

利用CTSD架構實現(xiàn)信號鏈的優(yōu)勢

在聲納波束成型和振動分析等某些多通道應用中，通道間的相位信息非常重要。例如，通道間的相位需要精確匹配，在20 kHz時達到0.05°的精度。

對于傳統(tǒng)的ADC信號鏈，AAF設計中采用無源RC和運算放大器。濾波器會導致帶內出現(xiàn)一定的幅度和相位下降，下降比例為轉角頻率的函數(shù)。為了實現(xiàn)良好的通道間相位匹配，所有通道需要具有相同的下降幅度，這表明需要對每個通道的濾波器轉角頻率進行精細控制和匹配。設計用于在16 MHz（采樣頻率）以及160 kHz f3dB（輸入帶寬）下實現(xiàn)–80 dB抑制的二階巴特沃茲濾波器，在20 kHz時可能存在±0.15°的相位失配，且誤差公差可能低至RC絕對值的1%?？捎玫妮^小誤差容限RC無源器件有限，且會增加物料成本(BOM)。

由于CTSD ADC信號鏈中無需使用AAF，因此在目標頻段內自然可以實現(xiàn)通道間幅度和相位匹配。相位失配受到模擬調制器環(huán)路設計的片內失配限制，在20 kHz時可低至±0.02°。

圖10.帶有后端數(shù)字濾波器的CTSD調制器環(huán)路

測量和量化固有混疊抑制

AD4134是一款基于CTSD ADC架構的精密ADC，其數(shù)據(jù)手冊中介紹了用于測量混疊抑制的新功能檢查。對ADC的模擬輸入信號頻率進行掃描，并通過測量測試頻率信號音相對于所用信號音的折疊幅度（如果有）來計算每個帶外輸入信號的影響。

圖11顯示性能帶寬為160 kHz、采樣頻率為24 MHz時，AD4134對帶外頻率的混疊抑制性能。對于23.84 MHz (fs?– 160 kHz)頻率，混疊抑制為–85 dB，這是ADC的混疊抑制技術規(guī)格。從圖中還可以看出，對于其他中間頻率，混疊抑制高于–100 dB。有關固有混疊抑制的更多詳情，以及可進一步提高這種抑制性能的選項，請參見AD4134數(shù)據(jù)手冊。

圖11.混疊抑制與帶外頻率

我們在本文中所闡述的CTSD ADC概念有助于信號鏈設計人員了解此架構的電阻輸入、電阻基準和固有混疊抑制特性。一個易于驅動的輸入和基準電壓源，以及CTSD ADC信號鏈中無需AAF設計，這些共同造就了適合各種應用的新型簡化ADC前端設計。請閱讀本系列文章的下一部分，了解有關這些簡化的精密信號鏈設計的更多信息！

審核編輯：湯梓紅