今天我們將討論時(shí)鐘如何影響精密 ADC，涉及時(shí)鐘抖動、時(shí)鐘互調(diào)和時(shí)鐘的最佳 PCB 布局實(shí)踐。

如本系列第 9 部分所述，所有數(shù)據(jù)采集 (DAQ) 系統(tǒng)都需要一個(gè)參考點(diǎn)。在那篇文章中，參考點(diǎn)是一個(gè)電壓電平，它與模擬輸入信號進(jìn)行比較以生成輸出代碼。然而，DAQ 系統(tǒng)還需要另一種類型的參考點(diǎn)，盡管不一定與電壓相關(guān)。

在 DAQ 系統(tǒng)中，時(shí)鐘作為時(shí)間參考，以便所有組件可以同步運(yùn)行。對于模數(shù)轉(zhuǎn)換器 (ADC)，準(zhǔn)確且穩(wěn)定的時(shí)鐘可確保主機(jī)向 ADC 發(fā)送命令，并且 ADC 以正確的順序從主機(jī)接收命令且不會損壞。更重要的是，系統(tǒng)時(shí)鐘信號使用戶能夠在需要時(shí)對輸入進(jìn)行采樣并發(fā)送數(shù)據(jù)，從而使整個(gè)系統(tǒng)按預(yù)期運(yùn)行。

盡管您可能將時(shí)鐘視為數(shù)字輸入信號，但這些組件會影響精密 DAQ 系統(tǒng)的模擬性能。為了進(jìn)一步了解時(shí)鐘如何影響精密 ADC，我們將討論這些與時(shí)鐘信號相關(guān)的主題：

時(shí)鐘抖動；

時(shí)鐘互調(diào)；和

時(shí)鐘的最佳印刷電路板 (PCB) 布局實(shí)踐。

時(shí)鐘抖動

雖然您可能期望 ADC 的采樣周期完全恒定，但始終與理想情況存在一些偏差?！皶r(shí)鐘抖動”是指時(shí)鐘波形邊沿從一個(gè)周期到下一個(gè)周期的變化。由于所有 ADC 都使用時(shí)鐘邊沿來控制采樣點(diǎn)，因此時(shí)鐘邊沿變化會導(dǎo)致采樣實(shí)例出現(xiàn)偏差。這種偏差會導(dǎo)致出現(xiàn)在轉(zhuǎn)換結(jié)果中的非恒定采樣頻率，作為另一個(gè)噪聲源。

與本系列迄今為止討論的大多數(shù)噪聲源類似，時(shí)鐘抖動是隨機(jī)的，并遵循高斯分布。因此，采樣不確定性誤差也是高斯的，就像熱噪聲一樣。最終，時(shí)鐘抖動對 ADC 性能的影響主要是 ADC 的本底噪聲增加，隨后是信號鏈的總熱噪聲。圖 1 顯示了由正弦輸入信號上的時(shí)鐘抖動引起的采樣邊沿變化。

圖 1.?時(shí)鐘信號顯示由抖動引起的采樣邊沿變化

熱噪聲增加的量取決于輸入信號的壓擺率和時(shí)鐘源中的時(shí)鐘抖動量。您可以使用公式 1 計(jì)算 ADC 信噪比 (SNR) 的理論上限：

其中 fIN 是輸入信號頻率，tJITTER 是時(shí)鐘源的抖動規(guī)范。對于具有較高頻率成分的信號，您可以預(yù)期輸入信號壓擺率會更高，而時(shí)鐘抖動導(dǎo)致的 SNR 降級會更糟。

過采樣轉(zhuǎn)換器（如 delta-sigma ADC）的一個(gè)主要好處是，理想的 SNR 在使用更高的過采樣率 (OSR) 時(shí)會得到改善。過采樣在定義的時(shí)間段內(nèi)平均多次轉(zhuǎn)換，這反過來又平均了一些由時(shí)鐘抖動引起的采樣變化。等式 2 量化了由于過采樣而導(dǎo)致的 SNR 改進(jìn)，它只是等式 1 的擴(kuò)展，增加了一個(gè)與 Δ-Σ ADC 的 OSR 相關(guān)的項(xiàng)：

為了直觀顯示具有過采樣和沒有過采樣的 ADC 之間的性能差異，圖 2 繪制了方程 1 和 2 作為輸入信號頻率和抖動的函數(shù)。每個(gè)圖都包括四種不同時(shí)鐘抖動規(guī)格（0.5 ns、5 ns、50 ns 和 500 ns）的曲線。圖 2a 表示過采樣 ADC 的 SNR，而圖 2b 表示沒有過采樣架構(gòu)的 ADC 的 SNR。

圖 2.?過采樣 ADC 的 SNR 圖 (a)；和其他 ADC (b)

考慮到過采樣的好處，與圖 2b 中的等效抖動規(guī)格曲線相比，圖 2a 中的四個(gè)圖提供了 21dB 的 SNR 改進(jìn)。但是，兩個(gè)圖都說明了相同的效果：隨著輸入信號頻率或時(shí)鐘抖動量的增加，產(chǎn)生的 SNR 會降低。因此，具有更高 SNR 目標(biāo)的應(yīng)用可能需要更昂貴、更高功率的時(shí)鐘解決方案來最小化抖動。

例如，德州儀器 (TI)?ADS127L01的評估模塊(EVM)?，一個(gè)512kSPS、24 位 delta-sigma ADC，使用 Abracon ASEMB-16.000MHZ-XY-T 低抖動振蕩器。該振蕩器提供 5 ps 的典型周期抖動規(guī)格，遠(yuǎn)低于圖 2 中繪制的任何抖動規(guī)格。但是，如果您考慮低抖動振蕩器的成本與性能權(quán)衡，您可能想知道這種選擇是必要的或只是矯枉過正。

為了幫助回答這個(gè)問題，表 1 比較了 ADS127L01 使用“寬帶 1”數(shù)字濾波器設(shè)置的數(shù)據(jù)手冊噪聲規(guī)范，SNR 上限是針對 5 ps 和 500 ps 時(shí)鐘抖動計(jì)算得出的。SNR 上限計(jì)算使用數(shù)字濾波器通帶頻率作為“fIN”來表示最大輸入信號頻率，這是時(shí)鐘抖動影響最明顯的地方。

當(dāng) tJITTER = 5 ps 時(shí)，所有計(jì)算出的 SNR 值（以綠色突出顯示）都大于 ADC 的數(shù)據(jù)手冊 SNR 規(guī)格。使用該時(shí)鐘源，您可以安全地假設(shè)時(shí)鐘抖動產(chǎn)生的噪聲不會成為您系統(tǒng)的主要噪聲源。將其與以紅色突出顯示的條目進(jìn)行比較，表示 SNR 值低于 ADC 的 SNR 規(guī)范，所有這些值均針對 tJITTER = 500 ps。在這種情況下，當(dāng)使用全信號帶寬時(shí)，來自時(shí)鐘抖動的噪聲實(shí)際上會限制 ADC 可實(shí)現(xiàn)的 SNR。

表 1. TI 的 ADS127L01“寬帶 1”濾波器 SNR 與 5 ps 和 500 ps 時(shí)鐘抖動的 SNRUpper 限制

表 1 和圖 2 的另一個(gè)關(guān)鍵要點(diǎn)是增加 OSR（相當(dāng)于降低 ADC 的輸出數(shù)據(jù)速率）可以進(jìn)一步提高 SNR 性能。通常，可以支持較慢輸出數(shù)據(jù)速率的系統(tǒng)正在測量移動較慢的輸入信號。由于時(shí)鐘邊沿的輕微變化實(shí)際上被“忽視”了，這些系統(tǒng)會因抖動而受到更少的噪聲。

最后，降低時(shí)鐘抖動引起的噪聲的另一種方法是選擇使用集成時(shí)鐘分頻器產(chǎn)生調(diào)制器采樣時(shí)鐘的 ADC，例如 ADS131A04。時(shí)鐘分頻器僅作用于兩個(gè)輸入時(shí)鐘邊沿之一（通常是上升沿），以產(chǎn)生不超過原始輸入時(shí)鐘頻率一半的輸出時(shí)鐘頻率。由于您可以合理地假設(shè)兩個(gè)輸入時(shí)鐘邊沿都存在一些抖動，因此將時(shí)鐘一分為二可以有效地降低輸出時(shí)鐘上的抖動。如果您繼續(xù)多次分頻輸入時(shí)鐘，則可以進(jìn)一步減輕輸入時(shí)鐘抖動對 ADC 的影響。

時(shí)鐘互調(diào)

時(shí)鐘源影響 ADC 噪聲性能和增加系統(tǒng)噪聲的另一種方式是通過時(shí)鐘互調(diào)。幾乎所有 DAQ 系統(tǒng)都有多個(gè)需要時(shí)鐘輸入的開關(guān)組件。在某些情況下，這些時(shí)鐘輸入可能需要來自不同時(shí)鐘源的不同輸入頻率。

如果這些時(shí)鐘源是離散的和異步的，它們可能會相互耦合并在頻譜中產(chǎn)生音調(diào)。給定頻率為 F1 和 F2 的兩個(gè)時(shí)鐘源，它們基頻的差值或總和會產(chǎn)生互調(diào)音調(diào)。這些被稱為二階互調(diào)產(chǎn)物，如圖 3 所示。

圖 3.?異步時(shí)鐘源引起的互調(diào)產(chǎn)物

此外，基頻與其他互調(diào)產(chǎn)物（包括它們的諧波）之間的和或差會產(chǎn)生額外的高階音調(diào)。雖然這些音調(diào)可能存在于您感興趣的信號帶寬之外，但它們?nèi)匀豢梢曰殳B到 ADC 通帶中并降低 SNR 和總諧波失真等 AC 規(guī)格。

圖 4 中的快速傅立葉變換 (FFT) 說明了這些互調(diào)效應(yīng)。使用具有短路輸入（0-V 差分輸入）的 ADC，處理器時(shí)鐘設(shè)置為 12 MHz，而 ADC 調(diào)制器時(shí)鐘降低到 11.996 MHz，產(chǎn)生 4 kHz 的差異。

圖 4.??FFT 顯示了 4 kHz 倍數(shù)的互調(diào)音

由于處理器和 ADC 時(shí)鐘的差異，2 階互調(diào)音出現(xiàn)在 4 kHz 的頻譜中，并在 4 kHz 的倍數(shù)處產(chǎn)生額外的諧波。這說明了互調(diào)產(chǎn)物如何直接落入 ADC 的通帶并產(chǎn)生噪聲。

為了緩解這個(gè)問題，寬帶應(yīng)用通常使用一個(gè)時(shí)鐘源來生成系統(tǒng)中使用的所有其他頻率，以確保它們都是同步的。另一種有用的緩解技術(shù)是選擇在感興趣的信號帶寬內(nèi)最不可能產(chǎn)生音調(diào)的時(shí)鐘頻率和采樣率。

時(shí)鐘的最佳 PCB 布局實(shí)踐

在為您的時(shí)鐘源設(shè)計(jì) PCB 布局時(shí)，請注意保持時(shí)鐘信號盡可能干凈。盡管它被視為數(shù)字輸入，但將時(shí)鐘信號視為另一個(gè)重要的模擬信號。最小化走線阻抗，將走線遠(yuǎn)離串行外設(shè)接口 (SPI) 信號和其他噪聲電路，并考慮包括用于串聯(lián)電阻器和并聯(lián)電容器的 PCB 封裝，以幫助處理反射或過沖。圖 5 顯示了來自ADS127L01EVM的示例時(shí)鐘布局。

圖 5.?示例時(shí)鐘布局

圖 5 中的紅線跟蹤從源到 ADC（U26，以紅色突出顯示）的時(shí)鐘路徑。時(shí)鐘路徑從時(shí)鐘源 (Y1) 開始，然后被送入時(shí)鐘扇出緩沖器 (U23)。這兩個(gè)組件在圖 5 的右上角以藍(lán)色突出顯示。時(shí)鐘扇出緩沖器生成原始輸入時(shí)鐘頻率的兩個(gè)相同副本：一個(gè)用于驅(qū)動 ADC，另一個(gè)用于驅(qū)動微控制器（通過 R55）。

為了進(jìn)入 ADC，時(shí)鐘信號繼續(xù)通過一個(gè)與時(shí)鐘緩沖器輸出串聯(lián)的 43 Ω 小電阻器 (R56)，以幫助抑制反射。然后時(shí)鐘信號連接到跳線 (JP6)，該跳線選擇三個(gè)不同的 ADC 時(shí)鐘頻率之一。另外兩個(gè)時(shí)鐘頻率由兩個(gè) D 觸發(fā)器（U24 和 U25，在圖 5 中以黃色突出顯示）產(chǎn)生。這些組件對時(shí)鐘緩沖器輸出進(jìn)行分頻以產(chǎn)生用于其他兩種模式的時(shí)鐘：“低功耗”(LP) 模式和“極低功耗”(VLP) 模式。所有三種模式選擇也與原始時(shí)鐘源同步。在圖 5 中，紅色實(shí)線穿過“高分辨率”(HR) 模式選擇。

在跳線之后，選定的時(shí)鐘信號在到達(dá) ADC 時(shí)鐘引腳之前通過另一個(gè)電阻器 (R60) 和一個(gè)并聯(lián)電容器 (C76)。路徑盡可能短且直接。SPI 接口信號（以綠色突出顯示）也遠(yuǎn)離時(shí)鐘輸入，直到它們到達(dá) ADC。

獲得最佳性能的其他時(shí)鐘提示

如果您遵循此處提供的時(shí)鐘布局指南，但仍懷疑您的時(shí)鐘正在降低 ADC 性能，則需要測試一些其他與時(shí)鐘相關(guān)的問題。

ADC 輸入端的時(shí)鐘信號質(zhì)量?

如果 ADC 時(shí)鐘輸入引腳上的時(shí)鐘信號顯示過度的過沖和振鈴，您可能需要通過添加或增加小型串聯(lián)電阻器和并聯(lián)電容器（分別為圖 5 中的 R60 和 C76）的大小來進(jìn)一步壓擺時(shí)鐘邊沿。添加這些組件可以有效地將低通濾波器應(yīng)用于時(shí)鐘輸入，同時(shí)保留基本時(shí)鐘頻率。
您可能還會注意到時(shí)鐘邊沿中的“擱架”或“階梯”。這是由時(shí)鐘信號沿走線傳輸并進(jìn)入高阻抗輸入時(shí)的反射引起的。串聯(lián)電阻器將有助于抑制這些時(shí)鐘反射。

ADC 上的電源引腳

因?yàn)?ADC 的 DVDD 輸入和時(shí)鐘源或時(shí)鐘緩沖器可能共享同一個(gè)數(shù)字電源，所以檢查這些引腳是否有大的瞬變。瞬態(tài)由電流的突然需求引起，可能需要額外的去耦電容器來抑制。但是在選擇去耦電容器的尺寸時(shí)要小心：較小的去耦電容器具有較小的電感并且可以更快地提供必要的電流，而較大的去耦電容器有助于存儲大部分必要的電荷并過濾電源軌上的任何噪聲?？赡苄枰Y(jié)合使用兩種尺寸的去耦電容器來保持?jǐn)?shù)字電源的安靜和穩(wěn)定。

另一種有助于減少耦合到 ADC 輸出的瞬變的技術(shù)是在 ADC 數(shù)字電源引腳和時(shí)鐘源或時(shí)鐘緩沖器電源引腳之間放置一個(gè)小鐵氧體磁珠。

分割地平面

如果您的 PCB 尺寸不允許將時(shí)鐘電路放置在遠(yuǎn)離敏感模擬電路的地方，則可能有助于部分分離接地以隔離時(shí)鐘電流的返回路徑。但是，應(yīng)始終將接地層的兩側(cè)盡可能靠近器件，以避免 ADC 的模擬部分和數(shù)字部分之間出現(xiàn)顯著的接地電位差。

消除時(shí)鐘源噪聲的信號鏈

最終，遵循本文中推薦的做法和程序應(yīng)該有助于避免最常見的時(shí)鐘相關(guān)問題，并確保您的時(shí)鐘源不是信號鏈噪聲的最大貢獻(xiàn)者。

從基礎(chǔ)到高級的ADC講座，將涵蓋高速ADC設(shè)計(jì)的原理、傳統(tǒng)架構(gòu)和最先進(jìn)的設(shè)計(jì)。第一部分首先回顧了ADC的基本知識，包括采樣、開關(guān)電容和量化理論。接下來，介紹了經(jīng)典ADC架構(gòu)的基礎(chǔ)和設(shè)計(jì)實(shí)例，如閃存、SAR和流水線ADC。然后，本教程將對混合型ADC架構(gòu)進(jìn)行總體概述，這就結(jié)束了第一部分。在第二部分，首先描述了ADC的度量。然后，介紹混合或非混合架構(gòu)的各種先進(jìn)設(shè)計(jì)。該教程最后將以數(shù)字輔助解決技術(shù)結(jié)束。

　　審核編輯：湯梓紅