1、在做 PCB 設(shè)計(jì)時(shí)，為了滿足某一組所有信號(hào)線的總長(zhǎng)度滿足在一個(gè)公差范圍內(nèi)，通常要使用蛇形走線將總長(zhǎng)度較短的信號(hào)線繞到與組內(nèi)最長(zhǎng)的信號(hào)線長(zhǎng)度公差范圍內(nèi)，這個(gè)用蛇形走線繞長(zhǎng)信號(hào)線的處理過(guò)程，就是
2023-07-27 07:40:03
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4000萬(wàn)瑞士法郎，將在大亞灣無(wú)鹵阻燃劑添加劑工廠增加第二條生產(chǎn)線。目前，該工廠的第一條正在建設(shè)中，計(jì)劃在 2023 年年中投入運(yùn)營(yíng)，第二條生產(chǎn)線將于 2024 年投產(chǎn)，兩條產(chǎn)線總計(jì)投資達(dá)1億瑞士法郎。
2022-12-21 08:52:308097 
各位大俠，Allegro16.6 T等長(zhǎng)是如何設(shè)置的呢，請(qǐng)幫幫忙啦~~~~
2016-02-29 08:22:15
allegro中 ddr等長(zhǎng)設(shè)置及繞線的步驟
2015-12-28 22:01:11
個(gè)人小結(jié)，希望能對(duì)那些還不會(huì)用allegro設(shè)置等長(zhǎng)規(guī)則的朋友有點(diǎn)作用。也歡迎同行交流。
2013-12-26 15:53:24
我需要畫(huà)1條50歐姆的特性阻抗線（射頻模塊到SMA天線），不知道allegro中的詳細(xì)操作步驟？請(qǐng)哪位賜教一下，謝謝
2015-03-04 10:50:33
用AD15正常走線再貼線是沒(méi)有問(wèn)題的，但是當(dāng)繞完等長(zhǎng)再貼線時(shí)所繞部分會(huì)重復(fù)，總長(zhǎng)變長(zhǎng)。目前解決辦法是貼完線再一根根在所繞部分再重新Layout一下，請(qǐng)問(wèn)各路大神有沒(méi)有遇到此問(wèn)題并且有更好地解決辦法？
2018-09-03 11:13:04
我的AD9446的工作在LVDS模式下，請(qǐng)問(wèn)對(duì)于AD9446（100MHz），LVDS信號(hào)線的PCB走線的差分對(duì)間等長(zhǎng)有沒(méi)有要求？（PS：16對(duì)差分線，都做等長(zhǎng)好復(fù)雜）謝謝！
2023-12-18 06:26:51
Class會(huì)增加一個(gè) New Class，在該網(wǎng)絡(luò)組上右鍵，修改一個(gè)你想要的名字，如：SDRAM 等。單擊打開(kāi)它，將需要等長(zhǎng)的網(wǎng)絡(luò)，從左邊選取并添加到右邊的窗口中。然后再點(diǎn)擊 關(guān)閉設(shè)置。二. 布線在布
2013-01-12 15:18:43
采集所有信號(hào)的值，就必須對(duì)信號(hào)傳輸?shù)难舆t進(jìn)行控制。等長(zhǎng)走線的目的就是為了盡可能的減少所有相關(guān)信號(hào)在 PCB 上的傳輸延遲的差異。至于 USB/SATA/PCIE 等串行信號(hào)，并沒(méi)有上述并行總線的時(shí)鐘
2020-07-14 14:30:31
AltiumDesigner等長(zhǎng)布線操作 我為大家介紹 等長(zhǎng)布線，”等長(zhǎng)走線“簡(jiǎn)單的理解就是讓指定網(wǎng)絡(luò)的走線”長(zhǎng)度“一樣。等長(zhǎng)走線的主要目的是為了補(bǔ)償同一組時(shí)序相關(guān)的信號(hào)線中延時(shí)較小的走線，盡量減小
2018-03-09 09:54:43
本章教程主要在SPI單工通信方式下進(jìn)行1條時(shí)鐘線和1條雙向數(shù)據(jù)線配置，并進(jìn)行主機(jī)接收從機(jī)發(fā)送。 1、SPI簡(jiǎn)介及相關(guān)函數(shù)介紹關(guān)于SPI單工通信模式下1條時(shí)鐘線和1條雙向數(shù)據(jù)線配置介紹，在第46章已經(jīng)
2023-04-25 16:48:14
本章教程主要在SPI單工通信方式下進(jìn)行1條時(shí)鐘線和1條單向數(shù)據(jù)線配置，并進(jìn)行主機(jī)接收從機(jī)發(fā)送。 1、SPI簡(jiǎn)介及相關(guān)函數(shù)介紹關(guān)于SPI單工通信模式下1條時(shí)鐘線和1條單向數(shù)據(jù)線配置介紹，在第46章已經(jīng)
2023-04-25 16:50:41
`如附圖所示的多個(gè)DDR2地址線走線等長(zhǎng)大家是怎么做的（用pads），大家有什么好的方法嗎？共享一下，謝謝！`
2013-08-05 11:09:23
本帖最后由 宋一鋒 于 2016-11-25 17:53 編輯
PADS等長(zhǎng)走線教程
2016-11-18 15:06:20
PADS等長(zhǎng)走線教程
2013-04-27 23:34:35
PADS等長(zhǎng)走線教程
2014-11-25 01:10:28
號(hào)的等長(zhǎng)約束一般都比較嚴(yán)格，基本會(huì)要求在等長(zhǎng)正負(fù)50mil以內(nèi)甚至更小。經(jīng)常看到的還有內(nèi)存顆粒的等長(zhǎng)要求。有些約束說(shuō)DDR2的等長(zhǎng)要求數(shù)據(jù)線時(shí)鐘線等長(zhǎng)控制在正負(fù)50mil，地址線等長(zhǎng)控制在正負(fù)
2014-12-01 11:00:33
SDRAM要跑143M ，那SDRAM走線 有哪些要求？數(shù)據(jù)線等長(zhǎng)，地址線等長(zhǎng) ，時(shí)鐘線長(zhǎng)度各有什么要求？
2015-01-29 15:09:21
請(qǐng)問(wèn)各位大佬：TF數(shù)據(jù)線和時(shí)鐘線等長(zhǎng)，這種情況如何處理有一根數(shù)據(jù)線較長(zhǎng)，這時(shí)還是以時(shí)鐘線長(zhǎng)度為基準(zhǔn)嗎
2019-03-19 07:35:02
畫(huà)一組等長(zhǎng)線，某些線的等長(zhǎng)進(jìn)度條騙了我。以為達(dá)到設(shè)定的長(zhǎng)度會(huì)停下來(lái)，可是還是超出了好多。怎么設(shè)定讓他嚴(yán)格等長(zhǎng)
2014-12-31 11:27:41
；數(shù)字鍵2增大繞線拐角幅度；數(shù)字鍵3減小繞線Gap間距；數(shù)字鍵4增大繞線Gap間距；Shift+a可以直接在走線模式下繞點(diǎn)對(duì)點(diǎn)等長(zhǎng)Ctrl+鼠標(biāo)中鍵可以查看網(wǎng)絡(luò)長(zhǎng)度原創(chuàng)文章，轉(zhuǎn)載請(qǐng)注明： 轉(zhuǎn)載自 allegro小北P(pán)CB設(shè)計(jì)
2018-08-04 13:03:03
請(qǐng)教一下。我畫(huà)等長(zhǎng)差分線。這一條想走蛇形線。但是點(diǎn)不動(dòng)。。
2019-08-08 05:35:18
請(qǐng)問(wèn)使用SDRAM外設(shè)的時(shí)候，數(shù)據(jù)線、地址線、控制線是單獨(dú)等長(zhǎng)還是所有類型的線路一起等長(zhǎng)？
LTDC也一樣，是RGB等長(zhǎng)還是要加上控制線一起等長(zhǎng)？
2024-04-10 06:37:55
剛學(xué)ALLEGRO,一直搞不懂差分對(duì)設(shè)置等長(zhǎng)跟阻抗匹配的關(guān)系，不知附圖那樣設(shè)置對(duì)不對(duì)，求指點(diǎn)
2014-11-30 22:41:22
如何將RXD與TXD倆條線經(jīng)過(guò)轉(zhuǎn)化后用一條線代替
2013-01-25 10:53:40
有一種新概念使您能夠只用兩條引線進(jìn)行4線電阻測(cè)量為什么使用4條線測(cè)量電阻？2x4線電阻測(cè)量是怎樣的？哪種萬(wàn)用表適合您？
2021-04-09 06:34:22
各位大俠：想請(qǐng)問(wèn)下，如何在Protel ***中設(shè)置手工不同網(wǎng)絡(luò)之間的等長(zhǎng)走線，越詳細(xì)越好！謝謝！
2012-09-15 22:44:01
在ALLEGRO中設(shè)置好T型接點(diǎn)后，如下圖所示據(jù)我的理解，ALLEGRO中T型接點(diǎn)等長(zhǎng)設(shè)置的是圖中BC和BD兩斷走線的等長(zhǎng)，對(duì)吧？？那如何設(shè)置AB走線的等長(zhǎng)？？
2017-07-07 17:55:14
畫(huà)等長(zhǎng)線的時(shí)候，兩根線的差距差了200MM，并且線的密集程度較大，怎么處理？另外 AD中的xSignals怎么用的，有啥用
2019-07-12 18:01:52
線沒(méi)有按規(guī)則走線這里我知道，這是為了達(dá)到等長(zhǎng)的要求才這樣處理的，如果兩條線完全等距就沒(méi)法滿足等長(zhǎng)要求了。4、另外我最想問(wèn)的就是關(guān)于數(shù)據(jù)線、地址線、時(shí)鐘線的等長(zhǎng)關(guān)系，數(shù)據(jù)線是組內(nèi)等長(zhǎng)他和時(shí)鐘線地址線沒(méi)有
2012-10-29 16:14:50
我用PROTEL99SE畫(huà)好了原理圖，開(kāi)始進(jìn)行PCB布線，我想將圖示左邊的二條垂直相交的線在交點(diǎn)處畫(huà)2條斜線，結(jié)果它自動(dòng)將本來(lái)是一條線分成二段并與斜線組成二條新線，而我在旁邊沒(méi)有節(jié)點(diǎn)處這樣畫(huà)又可以實(shí)現(xiàn)的意圖，請(qǐng)問(wèn)是哪里設(shè)置關(guān)閉自動(dòng)合并操作。
2013-12-25 23:16:05
請(qǐng)教，SIM卡PCB走線，這個(gè)CKL時(shí)鐘線和數(shù)據(jù)線DATA要等長(zhǎng)嘛，一長(zhǎng)條頂層一條走底層如圖這樣可以嘛
2024-08-03 22:49:30
AD轉(zhuǎn)換芯片數(shù)字輸出A0-A11這12根數(shù)據(jù)線與FPGA連接時(shí)要做等長(zhǎng)嗎？
AD轉(zhuǎn)換芯片時(shí)鐘為70MHz，如果不需要，那么時(shí)鐘速率達(dá)到多少需要做等長(zhǎng)，就是畫(huà)蛇形線！
2023-12-12 08:15:53
AD轉(zhuǎn)換芯片數(shù)字輸出A0-A11這12根數(shù)據(jù)線與FPGA連接時(shí)要做等長(zhǎng)嗎？AD轉(zhuǎn)換芯片時(shí)鐘為70MHz，如果不需要，那么時(shí)鐘速率達(dá)到多少需要做等長(zhǎng)，就是畫(huà)蛇形線！
2019-01-21 15:55:14
跪求Altium designer中單線等長(zhǎng)和差分等長(zhǎng)以及保持原間距走線和等間距走線是怎么使用的，請(qǐng)求高人指點(diǎn)，謝謝！
2019-09-25 05:35:17
除了 I2C1 引腳 35 和 36 之外，CMWX1ZZABZ 中是否還有第二條 I2C 總線？我寧愿使用第二個(gè) I2C 而不是添加 MUX 來(lái)連接所有傳感器。
2022-12-15 07:03:55
在MCU和SRAM連接的數(shù)據(jù)線和地址線是分別做等長(zhǎng)（就是數(shù)據(jù)線一組自己做等長(zhǎng)，地址線一組做等長(zhǎng)），還是數(shù)據(jù)線和地址地址線一起做等長(zhǎng)？另外那些SRAM的片選信號(hào)線等控制線需要做等長(zhǎng)嗎？是自己等長(zhǎng)還是和數(shù)據(jù)線地址線一起？SRAM布線是對(duì)走線的長(zhǎng)度有沒(méi)有限制？
2019-09-19 23:25:09
請(qǐng)問(wèn)一下allegro如何使二條時(shí)鐘線等長(zhǎng)？
2021-04-25 08:47:46
有個(gè)項(xiàng)目很糾結(jié)，希望大家?guī)兔獯鹣拢?b class="flag-6" style="color: red">用的芯片主要有一塊DSP芯片，一塊DDR2芯片，一塊FLASH芯片等，在走線的時(shí)候這3個(gè)芯片之間的數(shù)據(jù)線，地址線需不需要等長(zhǎng)走線？
2019-09-26 05:38:04
差分線何時(shí)要考慮線的等長(zhǎng)？如果要考慮使用等長(zhǎng)線的話，兩根信號(hào)線之間的長(zhǎng)度之差最大不能超過(guò)多少？如何計(jì)算？
2019-05-20 05:35:12
用AD16畫(huà)等長(zhǎng)時(shí) ，地址線已經(jīng)都連接上了，但是顯示長(zhǎng)度都為0，怎么解決呢？
2019-06-11 05:35:35
如果我把DDR的數(shù)據(jù)線的高8位分為一組，低8位分為一組，組內(nèi)等長(zhǎng)，這兩組線的長(zhǎng)度是不是要一樣長(zhǎng)？然后我把地址線，控制線，時(shí)鐘線分為一組等長(zhǎng)，地址線，控制線，時(shí)鐘線的長(zhǎng)度是不是要與數(shù)據(jù)線的長(zhǎng)度一樣長(zhǎng)，還是怎么樣？？？
2019-06-14 05:35:21
傳輸線原理
傳輸線之電路表示方式一般以兩條等長(zhǎng)的導(dǎo)線表示，如圖1.1(a)。其中一小段長(zhǎng)度為Δz的傳輸線，可以用1.1(b)的集總組件電路模型描述，其中
2008-08-05 12:39:333482 
對(duì)于簡(jiǎn)單走線等長(zhǎng)在以前文檔中都有涉及這里不再?gòu)?fù)述了,下面內(nèi)容將給大家介紹一下有關(guān)Xnet等長(zhǎng)的設(shè)置問(wèn)題, 如現(xiàn)在主板DD
2010-06-28 09:38:1830658 
PADS LAYOUT 設(shè)計(jì)等長(zhǎng)方法 首先把要做等長(zhǎng)的線,分組設(shè)一種顏色,在把設(shè)計(jì)格點(diǎn)設(shè)置好,(格點(diǎn)很重要,如線寬為5mil,間距為5mil,等長(zhǎng)走 線要做2倍線寬,那么格點(diǎn)設(shè)計(jì)如下,2倍間距為10mil+5mil線寬
2013-09-05 11:26:14
0 allegro_差分線等長(zhǎng)設(shè)置，有需要的下來(lái)看看
2016-02-22 16:15:3562 第一步：連接好需要繞等長(zhǎng)的線，
第二步： T+R T+R開(kāi)始繞等長(zhǎng)， TABTAB 鍵調(diào)出等長(zhǎng)屬性設(shè)置框
第三步：滑動(dòng)走蛇形線即可；
2016-09-12 16:13:300 國(guó)產(chǎn)屏幕大廠京東方在成都舉行了第6代柔性AMOLED生產(chǎn)線量產(chǎn)暨客戶交付儀式。據(jù)了解，這是京東方首條，也是國(guó)內(nèi)首條、全球第二條已量產(chǎn)的第6代柔性AMOLED生產(chǎn)線，意義非凡。在此之前，全球首條柔性AMOLED生產(chǎn)線由三星建造。
2017-10-26 16:57:303679 韓聯(lián)社周三報(bào)道，三星電子有限公司已經(jīng)決定開(kāi)始在韓國(guó)的平澤生產(chǎn)基地建設(shè)第二條內(nèi)存芯片生產(chǎn)線。
2018-02-09 10:50:584372 新興領(lǐng)域的應(yīng)用。華虹無(wú)錫基地項(xiàng)目將分期建設(shè)數(shù)條12英寸集成電路生產(chǎn)線。首期項(xiàng)目實(shí)施后，將適時(shí)啟動(dòng)第二條生產(chǎn)線建設(shè)。
2018-04-12 15:06:001395 1.將需要做等長(zhǎng)的線組成一個(gè)類：在Design-Classes中，右鍵Net Classes彈出菜單中，選擇Add Class，為新New Class命名（Rename Class），加入需要
2018-05-22 10:45:5619784 華星光電第二條11代超清面板生產(chǎn)線將用于加工3370mmX2940mm玻璃基板，主要尺寸為65、70和75等8K超清顯示器。此外也能生產(chǎn)65和75吋OLED屏。該項(xiàng)目由TCL、華星光電和深圳市重大產(chǎn)業(yè)發(fā)展基金共同投資完成，投資總額426億。
2018-06-01 13:13:003685 在公布銷量信息的同時(shí)，蔚來(lái)還表示，該公司已利用10月初中國(guó)國(guó)慶假期為第二條生產(chǎn)線安裝設(shè)備，新的產(chǎn)線將有利于ES8產(chǎn)能的繼續(xù)增長(zhǎng)。除了ES8外，新生產(chǎn)線還將會(huì)被用于生產(chǎn)預(yù)計(jì)于2019年6、7月交付的旗下第二款產(chǎn)品ES6。根據(jù)蔚來(lái)的規(guī)劃，其旗下第二款產(chǎn)品ES6為一款5座純電動(dòng)SUV車(chē)型。
2018-10-16 11:28:122139 有了單線的自動(dòng)等長(zhǎng)，那就肯定不會(huì)放過(guò)板上隨處可見(jiàn)的差分了，看大招——Auto-interactive Phase Tune?，F(xiàn)在板子的速率越來(lái)越高，板上的差分線也就跟著越來(lái)越多，對(duì)內(nèi)等長(zhǎng)的工作量自然就加大了。但是自從有了繞線新功能，就再也不擔(dān)心繞等長(zhǎng)費(fèi)時(shí)多啦。步驟和單線繞等長(zhǎng)一樣，簡(jiǎn)單明了。
2018-10-19 15:33:4030365 經(jīng)常畫(huà)高速板的同學(xué)都知道，10個(gè)高速板有9個(gè)要繞等長(zhǎng)，而且內(nèi)存出現(xiàn)的頻率尤其頻繁，整的現(xiàn)在畫(huà)板子不繞兩下都有點(diǎn)不習(xí)慣。好在上期給大家介紹了幾種快的不能再快的繞等長(zhǎng)的方法，用allegro繞等長(zhǎng)還是非常任性的?？纯聪聢D，多么漂亮，整齊，干凈，密密麻麻繞的像一根根腸子似的等長(zhǎng)線。
2018-11-11 10:55:365834 本文檔的主要內(nèi)容詳細(xì)介紹的是Allegro PCB設(shè)計(jì)時(shí)等長(zhǎng)設(shè)置的一些方法與技巧解析。以DDR3（4pcs，fly-by 結(jié)構(gòu)）為例，講述一下在allegro 中如何添加電氣約束（時(shí)序等長(zhǎng)）。
2018-11-27 16:02:570 至于 USB/SATA/PCIE 等串行信號(hào)，并沒(méi)有上述并行總線的時(shí)鐘概念，其時(shí)鐘是隱含在串行數(shù)據(jù)中的。數(shù)據(jù)發(fā)送方將時(shí)鐘包含在數(shù)據(jù)中發(fā)出，數(shù)據(jù)接收方通過(guò)接收到的數(shù)據(jù)恢復(fù)出時(shí)鐘信號(hào)。這類串行總線沒(méi)有
2018-11-29 15:34:275954 等長(zhǎng)走線的目的就是為了盡可能的減少所有相關(guān)信號(hào)在 PCB 上的傳輸延遲的差異。至于 USB/SATA/PCIE 等串行信號(hào)，并沒(méi)有上述并行總線的時(shí)鐘概念，其時(shí)鐘是隱含在串行數(shù)據(jù)中的。數(shù)據(jù)發(fā)送方將時(shí)鐘
2019-04-26 15:27:2512042 
本例中需要實(shí)現(xiàn)PCI-e金手指到EMMC芯片等長(zhǎng)，包括D0-D7，CLK，CMD這10條網(wǎng)絡(luò)。查看各條網(wǎng)絡(luò)，確認(rèn)是否存在串聯(lián)匹配電阻。本例中，僅在時(shí)鐘線上存在，如下圖的高亮器件。
2019-06-22 09:44:2212319 
據(jù)電子時(shí)報(bào)報(bào)道，臺(tái)灣Micro LED制造商PlayNitride計(jì)劃很快啟動(dòng)第二條Micro LED芯片生產(chǎn)線的建設(shè)，目前PlayNitride公司已獲得5000萬(wàn)美元擴(kuò)張項(xiàng)目的第一部分資金
2020-09-22 18:10:282122 在PCB設(shè)計(jì)中，等長(zhǎng)走線主要是針對(duì)一些高速的并行總線來(lái)講的。 由于這類并行總線往往有多根數(shù)據(jù)信號(hào)基于同一個(gè)時(shí)鐘采樣，每個(gè)時(shí)鐘周期可能要采樣兩次（DDRSDRAM）甚至4次，而隨著芯片運(yùn)行頻率的提高
2020-10-24 09:29:3810834 如圖所示很多用戶在進(jìn)行等長(zhǎng)的時(shí)候回出現(xiàn)直角或者銳角的等長(zhǎng)走線。 那么怎么解決呢： 1）在直接快捷鍵TR進(jìn)行蛇形等長(zhǎng)的時(shí)候，可以按字母鍵盤(pán)上方的數(shù)字1 或者2來(lái)調(diào)整等長(zhǎng)走線的形狀。 2）按一下無(wú)法調(diào)整過(guò)來(lái)的話可以繼續(xù)執(zhí)行，直到變成鈍角。 編輯：hfy
2020-10-18 09:36:204116 
在 PCB 設(shè)計(jì)中，等長(zhǎng)走線主要是針對(duì)一些高速的并行總線來(lái)講的。由于這類并行總線往往有多根數(shù)據(jù)信號(hào)基于同一個(gè)時(shí)鐘采樣，每個(gè)時(shí)鐘周期可能要采樣兩次（DDR SDRAM）甚至 4 次，而隨著芯片運(yùn)行
2020-11-22 11:54:1720854 時(shí)鐘使能電路是同步設(shè)計(jì)的基本電路，在很多設(shè)計(jì)中，雖然內(nèi)部不同模塊的處理速度不同，但由于這些時(shí)鐘是同源的，可以將它們轉(zhuǎn)化為單一時(shí)鐘處理；在ASIC中可以通過(guò)STA約束讓分頻始終和源時(shí)鐘同相，但
2023-01-05 14:00:072803 Allegro的全稱是CadenceAllegroPCBDesigner，是Cadence公司推出的一個(gè)完整的、高性能印制電路板設(shè)計(jì)套件。通過(guò)頂尖的技術(shù)，它為創(chuàng)建和編輯復(fù)雜、多層、高速、高密度
2022-05-13 09:28:255628 
一是為了保證走線線路的等長(zhǎng)。因?yàn)橄馛PU到北橋芯片的時(shí)鐘線，它不同于普通家電的電路板線路，在這些線路上以100MHz左右的頻率高速運(yùn)行的信號(hào)，對(duì)線路的長(zhǎng)度十分敏感。不等長(zhǎng)的時(shí)鐘線路會(huì)引起信號(hào)的不同步，繼而造成系統(tǒng)不穩(wěn)定。
2023-08-09 14:24:28886 ALLEGRO15.X學(xué)習(xí)與的用（上）
2022-12-30 09:19:311 ALLEGRO15.X學(xué)習(xí)與的用（下）
2022-12-30 09:19:321 Allegro（AiDT）自動(dòng)等長(zhǎng)介紹
2022-12-30 09:19:413 PCB設(shè)計(jì)中常見(jiàn)的走線等長(zhǎng)要求
2023-11-24 14:25:366535 
京東方科技集團(tuán)股份有限公司與成都高新區(qū)簽署了一項(xiàng)投資合作協(xié)議，宣布將在成都建設(shè)全國(guó)首條、全球第二條第8.6代AMOLED顯示器件生產(chǎn)線。這一總投資高達(dá)630億元的項(xiàng)目，標(biāo)志著京東方在高端顯示技術(shù)領(lǐng)域的又一次重大突破。
2024-01-12 14:37:001091 DDR5標(biāo)準(zhǔn)JESD79-5文件中沒(méi)有明確的控制阻抗建議,DDR4時(shí)代基本內(nèi)存條上時(shí)鐘阻抗還是跟著芯片、主板走的70-80歐姆。線寬相對(duì)而言比較細(xì)。不知道你開(kāi)始使用DDR5沒(méi)有，你有關(guān)注過(guò)DDR5內(nèi)存條上的時(shí)鐘走線嗎？
2024-07-16 17:47:136095 
異步置零和同步置零是數(shù)字電路設(shè)計(jì)中兩種不同的置零方法。它們?cè)趯?shí)現(xiàn)方式、性能和應(yīng)用場(chǎng)景上有所不同。 實(shí)現(xiàn)方式： 異步置零：異步置零是指在數(shù)字電路中，置零信號(hào)與時(shí)鐘信號(hào)無(wú)關(guān)，可以在任何時(shí)刻觸發(fā)。異步置零
2024-07-23 11:09:405457 ? ? ? 本文講述了使用Altium designer設(shè)計(jì)SOC和DDR等高速PCB時(shí)候，如何設(shè)計(jì)信號(hào)線等長(zhǎng)。DDR信號(hào)線分成兩大部分。一是數(shù)據(jù)線部分，二是地址線、控制信號(hào)線部分。本文著重詳細(xì)
2025-07-28 16:33:124 本文緊接著前一個(gè)文檔《AD設(shè)計(jì)DDR3時(shí)等長(zhǎng)設(shè)計(jì)技巧-數(shù)據(jù)線等長(zhǎng) 》。本文著重講解DDR地址線、控制信號(hào)線等長(zhǎng)設(shè)計(jì)，因?yàn)榈刂?b class="flag-6" style="color: red">線、控制信號(hào)線有分支，SOC有可能帶有2片DDR或者更多，我們叫做T型分支
2025-07-29 16:14:512
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