后端時序修正基本思路

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講到時序優(yōu)化的時候，就好比手工繪圖講到反相器一樣，總會以上圖為例介紹各種路徑及時鐘與彼此之間的關(guān)系。

后端對時序的影響從0.18開始，在整體影響中的比重也在隨著工藝的變化而變得敏感。0.18似乎是一個分水嶺，很多效應(yīng)都在此后有了明顯的變化。之所以講到時比例，并不是說某種影響在一開始不存在或突然產(chǎn)生，這好比是量變到質(zhì)變的過程。

要最終滿足時序的要求，方方面面都要考慮。有時，單單靠后端無法達(dá)成要求，或者要付出更多的成本，比如面積或時間。這就需要流程中各個環(huán)節(jié)都要作出優(yōu)化。

如圖所示，紅色為時鐘共同路徑，然后啟動路徑和捕獲路徑開始分開；黃色則是數(shù)據(jù)路徑。當(dāng)然，啟動時鐘與捕獲時鐘有時并非由同一時鐘驅(qū)動，但分析方法是類似的。我們通常要解決建立時間與保持時間如何滿足時序約束的問題。這就是說，數(shù)據(jù)到達(dá)DFF2的D端要提前在時鐘到達(dá)DFF2的CK端一段時間前到達(dá)，又要在時鐘后再保持一段時間后才能消失。那么我們要做的事是:

如果要滿足建立時間時,希望

啟動時鐘延遲 + 數(shù)據(jù)延遲 < 捕獲時鐘延遲 [最慢]

如果要滿足保持時間時,希望

啟動時鐘延遲 + 數(shù)據(jù)延遲 > 捕獲時鐘延遲 [最快]

那么，這里可以變化的范圍就是一個時鐘周期,也就是，如果時鐘到達(dá)兩個寄存器時鐘端的時間一致, 數(shù)據(jù)路徑能變化的范圍就是一個時鐘周期。

延遲中，時鐘延遲稱為clock latency, 數(shù)據(jù)延遲稱為delay，時鐘延遲有時鐘源延遲與時鐘網(wǎng)絡(luò)延遲。路徑延遲中的增與減的項(xiàng)大致如下：

延遲增加：clock network delay, clock uncertainty(hold), input external delay, time borrowed from endpoint

延遲減少：clock uncertainty(setup) , output external delay, library setup/hold time, clock gating setup/hold time

其他，如果設(shè)置derate也會因路徑快慢影響路徑的延遲。

如此，后端修改時序的基本思路（流程）就可以大致分開成幾個步驟：

1，建立時序優(yōu)化（減小數(shù)據(jù)路徑延遲）

2，時鐘樹綜合與平衡

3，保持時序優(yōu)化（增加數(shù)據(jù)路徑延遲）

這里，在時鐘樹滿足要求后，通常不再對時鐘路徑進(jìn)行修改，為了避免發(fā)生變化，通常要設(shè)置dont_touch_network。

IC compiler 中涉及的命令包括：place_opt, clock_opt, route_opt及psynopt
place_opt 意在擺放優(yōu)化與保持時序優(yōu)化，保持時序不進(jìn)行優(yōu)化。為了不讓該命令進(jìn)行時鐘樹綜合與保持時序優(yōu)化，就注意設(shè)定理想時鐘，并去除fix_hold 屬性。
clock_opt 進(jìn)行時鐘樹的綜合與優(yōu)化，此時設(shè)定fix_hold 進(jìn)行保持時序優(yōu)化。
route_opt 進(jìn)行布線與優(yōu)化，減小耦合影響等
psynopt 可以進(jìn)行單獨(dú)時序優(yōu)化。
當(dāng)然，這些只是后端時序優(yōu)化的基本思路，最關(guān)鍵的還是要正確設(shè)置，并且對設(shè)計的結(jié)構(gòu)作出合理調(diào)整，并注意前后端在整個流程中發(fā)揮的作用與對成本的影響。