SiC FET（即 SiC JFET 和硅 MOSFET 的常閉共源共柵組合）等寬帶隙半導(dǎo)體開關(guān)推出后，功率轉(zhuǎn)換產(chǎn)品無疑受益匪淺。此類器件具有超快的開關(guān)速度和較低的傳導(dǎo)損耗，能夠在各類應(yīng)用中提高效率和功率密度。

然而，與緩慢的舊技術(shù)相比，高電壓和電流邊緣速率與板寄生電容和電感的相互作用更大，可能產(chǎn)生不必要的感應(yīng)電流和電壓，導(dǎo)致效率降低，組件受到應(yīng)力，影響可靠性。此外，由于現(xiàn)在 SiC FET 導(dǎo)通電阻通常以毫歐為單位進(jìn)行測(cè)量，因此，PCB 跡線電阻可能相當(dāng)大，須謹(jǐn)慎降低以保持低系統(tǒng)傳導(dǎo)損耗。

設(shè)定電流邊緣速率

SiC FET 可輕松實(shí)現(xiàn)超過 1000A/μs 的電流邊緣速率（ 圖 1 ），這樣 SiC FET、其負(fù)載和本地去耦電容之間的開關(guān)回路周圍的電感會(huì)產(chǎn)生瞬態(tài)電壓（ 圖 2 ）。例如，依據(jù) E = -Ldi/dt，100nH 回路電感可產(chǎn)生 100V 的瞬態(tài)電壓，這會(huì)導(dǎo)致器件工作電壓提高、擊穿裕量減少且 EMI 增加。

圖 1 ：與同等級(jí)的 Si SJ MOSFET 相比，SiC FET 開關(guān)波形顯示 >1000A/μs 的邊緣速率

圖 2 ：具有高 di/dt 的典型開關(guān)回路

這是真實(shí)的電感值，在典型電源應(yīng)用中，考慮到組件的物理尺寸，無法將其緊密封裝在一起。例如，根據(jù) Terman 的等式 1 計(jì)算得出，如果寬度 (W) 為 2.5mm 且銅重量 (T) 為 2oz (0.07mm)，對(duì)于每個(gè) “出發(fā)” 和 “返回” 連接，僅 50mm (l) 的 PCB 跡線可產(chǎn)生大約 100nH 的總電感。

這個(gè)關(guān)系適用于隔離的出發(fā)和返回跡線，不適用于返回平面上方的單條跡線。有趣的是，從圖中可以看出，電感與跡線寬度和厚度的關(guān)系相對(duì)較小，長度是主要因素。（ 圖 3 ）

圖 3 ：根據(jù)等式 1，隔離的跡線電感隨厚度和寬度的變化

圖表顯示，通過將高頻率去耦電容（圖 2 中的 Cd）放置在比大直流鏈路電容更靠近開關(guān)的位置，可有效縮短長度并獲得最大優(yōu)勢(shì)，電容不是低電感類型時(shí)候效果更為明顯。如果出發(fā)和返回路徑十分接近，通常使用銅平面， 則電感大幅減少（ 圖 4 ）。

圖 4 ：返回平面在跡線下方可顯著減少總電感

根據(jù) Clayton 的等式 2 [2]，現(xiàn)在，與返回平面相距 1.6mm (H) 的 2.5mm (W) 跡線的總回路電感僅為 32nH。該等式對(duì) W/H>1 有效，同樣，跡線厚度不是主要因素，但現(xiàn)在，跡線寬度以及跡線與平面之間的距離可產(chǎn)生顯著影響（ 圖 5 ）。如果返回平面同時(shí)位于跡線上方和下方，則電感進(jìn)一步減少，并獲得增強(qiáng)屏蔽的額外優(yōu)勢(shì)。

圖 5 ：當(dāng)返回路徑是銅平面時(shí)，電感減少，并隨著間隔距離和跡線寬度的變化而顯著變化

除跡線外，導(dǎo)通孔也會(huì)使電感增加，并且會(huì)出現(xiàn)電阻性壓降，應(yīng)盡可能避免在功率路徑中使用。導(dǎo)通孔的電感取決于尺寸以及孔是否填補(bǔ)，直徑為 0.5mm、長度為 1.6mm 且未填補(bǔ)的孔，其電感大約為 0.5nH。該值通?？梢院雎圆挥?jì)，尤其是如果有多個(gè)平行的導(dǎo)通孔，功率路徑中可能會(huì)出現(xiàn)這種情況。

柵極和源連接中的公共連接電感是一大問題

如果 SiC FET 柵極驅(qū)動(dòng)回路及其源極電流共用任一長度的跡線，則公共連接的電感會(huì)產(chǎn)生瞬態(tài)電壓，其中負(fù)載電流階躍作用于柵極驅(qū)動(dòng)（ 圖 6 ）。最糟糕的情況是，關(guān)斷驅(qū)動(dòng)信號(hào)的幅度減小，這可能會(huì)導(dǎo)致 “幻象導(dǎo)通”，在橋式轉(zhuǎn)換器支路中產(chǎn)生 “擊穿”，帶來災(zāi)難性損壞。即使分離的柵極驅(qū)動(dòng)回路連接至三引腳 TO-247 器件的源極，仍有大約 10nH 的封裝電感，這是常見現(xiàn)象，無法消除，如果源極電流邊緣速率為 1000A/μs，會(huì)產(chǎn)生 10 伏的瞬態(tài)電壓。在實(shí)際設(shè)計(jì)中，這些邊緣速率通常較為緩慢，解決方案之一是使用四引腳器件，并與源極建立單獨(dú)的內(nèi)部 “開爾文” 連接，比如 UnitedSiC (Qorvo) [3] 提供的器件。這能夠?qū)⒐策B接電感降至大約 1nH 的裸片數(shù)據(jù)，從而實(shí)現(xiàn)更高的邊緣速率以及可能更低的動(dòng)態(tài)損耗。

圖 6 ：高源極 di/dt 和公共連接電感會(huì)產(chǎn)生瞬態(tài)柵極電壓

電路電容可導(dǎo)致不必要的耦合

請(qǐng)注意，較寬的跡線可有效降低電感和瞬態(tài)電壓，但也會(huì)提高對(duì)相鄰跡線、組件和地面的電容。SiC FET 所具備的高 dV/dt 速率能夠引起位移電流，這會(huì)導(dǎo)致高 EMI 水平和混亂操作。例如，邊緣速率為 100kV/μs 時(shí)，SiC FET 可輕松開關(guān)，僅通過 10pF 就能產(chǎn)生 1A。電流以通常難以識(shí)別的路線圍繞系統(tǒng)流動(dòng)。在高側(cè)開關(guān)的源連接處，對(duì)主開關(guān)節(jié)點(diǎn)的電容是一個(gè)特殊問題。主開關(guān)節(jié)點(diǎn)可通過物理方式隔離，以避免耦合至任何敏感的控制或反饋連接。

然而，始終有路徑通過柵極驅(qū)動(dòng)器連接至系統(tǒng)其余部分，即使利用磁力或通過光耦合器將其隔離，信號(hào)路徑和提供柵極驅(qū)動(dòng)電源的 DC-DC 轉(zhuǎn)換器中也將存在殘余電容。為此，在指定具有低耦合電容的隔離部件時(shí)，應(yīng)格外小心，最好不超過數(shù) pF。

開關(guān)節(jié)點(diǎn)和機(jī)箱接地之間的電容是共模 EMI 的主要來源，可能會(huì)導(dǎo)致超出法定限制。好在 SiC FET 等器件的效率往往意味著它們能夠使用小型未接地散熱器操作。如果必須使用較大的接地散熱器，開關(guān)器件和散熱器之間可使用銅箔形式的靜電屏蔽，但這勢(shì)必會(huì)提高熱阻，因此必須小心地對(duì)其進(jìn)行絕緣處理，以滿足安全標(biāo)準(zhǔn)。

散熱考慮因素

SiC FET 的損耗通常非常低，因此 PCB 跡線和平面可作為散熱器，將結(jié)溫保持在合理的范圍內(nèi)。由于與其他發(fā)熱組件的相互作用，此類布局的熱阻可能很難量化，因此通常使用多物理模擬軟件來預(yù)測(cè)結(jié)果。PCB 材料、層數(shù)及其銅重量、氣流方向和速率、表面輻射系數(shù)和其他組件產(chǎn)生的交叉加熱都必須考慮在內(nèi)。

熱量可使用散熱孔通過 PCB 傳遞，憑借僅大約 0.25W/m-K 的核心熱導(dǎo)率，對(duì) FR4 進(jìn)行改進(jìn)。直徑為 0.5mm、長 1.6mm 且壁厚為 0.025mm 的未填補(bǔ)散熱孔的熱阻約為 100°C/W （ 圖 7 ）。

圖 7：典型散熱孔的熱阻約為 100°C/W。電阻約為 0.7 毫歐，電感約為 0.5nH

舉個(gè)例子，僅 12 個(gè)該尺寸的散熱孔就可以將 25 平方毫米、厚 1.6mm 的 PCB 區(qū)域的頂部銅平面至底部銅平面的熱阻從約 16°C/W 減少至 8°C/W。絕緣金屬基板 (IMS) 的熱阻約為 FR4 的 45%，但其缺點(diǎn)是成本更高，并且對(duì)層數(shù)有實(shí)際限制。IMS 介電厚度通常為每層 0.15mm 左右，以確保盡可能最低的熱阻，這通常是目標(biāo)，但的確會(huì)產(chǎn)生相對(duì)較高的電容，并且正如所討論的，可能會(huì)產(chǎn)生高共模電流。

IMS 基板一般用于高密度應(yīng)用，以便通過液體或強(qiáng)制空氣冷卻將熱量最大限度排出到板上。對(duì)于采用對(duì)流冷卻的非關(guān)鍵型系統(tǒng)，與銅平面之間具備散熱孔的 FR4 可能更加適合。隨著越來越多的器件可采用頂部散熱方式，通過 PCB 對(duì)散熱路徑的依賴性降低。

UnitedSiC (Qorvo) 已證明，與通過串聯(lián)電阻減緩柵極驅(qū)動(dòng)速度等方式相比，簡(jiǎn)單的 RC 緩沖電路可有效限制開關(guān)邊緣產(chǎn)生的瞬態(tài)過電壓。具有極低耗散的相對(duì)較小的表貼組件可用于有效降低峰值電壓。緩沖電路應(yīng)盡可能靠近器件，并使用具備足夠?qū)挾鹊嫩E線，以便最大限度減少電感，耗散必要的功率。跡線中以短 “頸” 形式出現(xiàn)的熱折斷可能有助于減少功率器件產(chǎn)生的交叉加熱。

PCB 跡線電阻導(dǎo)致效率降低

現(xiàn)在，即使在高額定電壓下，SiC FET 的導(dǎo)通電阻只有數(shù)毫歐，因此其傳導(dǎo)損耗可能非常低。然而，相關(guān)跡線電阻可能相當(dāng)大，因此應(yīng)盡可能減少跡線電阻，以維持 SiC FET 優(yōu)勢(shì)。為了評(píng)估影響，PCB 電阻取決于銅電阻率、厚度、溫度和跡線長度。一種便捷的測(cè)量方式是沿著跡線計(jì)算 “平方” 的數(shù)量，例如，在 25°C 時(shí)，無論尺寸如何，35μm/1oz 銅在每 “平方” 的電阻為 0.5 毫歐，所以 1mm 寬、 1mm 長的跡線和 10 密耳寬、10 密耳長的跡線一樣，電阻均為 0.5 毫歐。

因此，正如我們?cè)谟?jì)算電感時(shí)使用的，對(duì)于長度只有 100mm 的 2.5mm 跡線，測(cè)量得出其電阻為 20 毫歐——通常比最低的 SiC FET 導(dǎo)通電阻還要多。此外，隨著溫度升高，銅電阻增加，在本例中，100°C 時(shí)，銅電阻增加至大約 26 毫歐，因此應(yīng)將這一因素考慮在內(nèi)。對(duì)于直跡線，“計(jì)算平方數(shù)” 的方法十分準(zhǔn)確，如有突然轉(zhuǎn)彎，由于電流集聚效應(yīng)，拐角處的電阻率會(huì)提高。無論如何，應(yīng)避免直角，以防止出現(xiàn)局部高電場(chǎng)強(qiáng)度，避免電壓擊穿風(fēng)險(xiǎn)增加。

對(duì)于交流電，應(yīng)考慮 “趨膚效應(yīng)”，即隨著頻率增加，電流往往集中到表面流動(dòng)，而不是在大部分導(dǎo)線內(nèi)流動(dòng)。但對(duì)于 PCB 跡線，該效應(yīng)通常較小，趨膚深度約為 66/f1/2 mm，因此，即使在 1MHz 時(shí)，開關(guān)電流流向深度為 0.07mm 或總厚度為 2oz 的銅。諧波電流不會(huì)滲透得這么深，但其幅度更小。

當(dāng)高頻率交流電通過銅平面返回時(shí)，可以假設(shè)該路徑上的電阻更低。然而，由于電流集中到功率跡線下方且只有直流組件顯著分散，優(yōu)勢(shì)并不明顯（ 圖 8 ）。

圖 8 ：平面中的交流返回電流集中到功率跡線下方。任何直流組件分散得更廣

結(jié)論

應(yīng)了解并降低實(shí)際連接電阻，以便充分發(fā)揮 SiC FET 的潛在性能。在一些轉(zhuǎn)換拓?fù)浣Y(jié)構(gòu)中，寄生電感和電容可能是諧振槽的一部分，因此通常也應(yīng)該降低。在這種情況下，量化和控制電路值仍非常重要。