ESD應(yīng)該是EMC中最常見也是遇到問題最多的測試項，許多硬件工程師遇到試驗Fail時，無從下手，今天就來談?wù)凟SD分析與整改的理論基礎(chǔ)，不涉及實際案例應(yīng)用。

█ ESD干擾方式

地彈

根據(jù)靜電放電電流波形可知，其電流具有較寬的頻率范圍。如此高頻率電流通過參考地平面時，理想情況下參考地平面阻抗處處相等，地電平抬升或者降落對系統(tǒng)信號以及電源無明顯影響。但是由于參考地電位受靜電電流沖擊產(chǎn)生的現(xiàn)象，即所謂的〝?shù)貜棬暚F(xiàn)象。

容性耦合

容性耦合是指電磁騷擾源通過電路或系統(tǒng)之間的電場并以耦合電容作用于敏感對象的電磁耦合方式。

靜電放電產(chǎn)生容性耦合的機理是：靜電電流流過阻抗變化的參考地平面時，會在參考地平面上產(chǎn)生變化電壓。平行于靜電電流泄放路徑參考地平面的導(dǎo)線，會因為容性耦合產(chǎn)生騷擾電壓，當(dāng)騷擾電壓幅值超過芯片容錯電壓時則會引起芯片誤動作，嚴(yán)重情況下會導(dǎo)致芯片內(nèi)部半導(dǎo)體器件過壓擊穿而徹底損壞。

感性耦合

感性耦合是指電磁騷擾源通過電路或系統(tǒng)之間的磁場并以耦合電感形式作用于敏感對象的電磁耦合方式。

靜電放電產(chǎn)生感性耦合的機理是：靜電放電變化電流流過參考地平面時，當(dāng)遇到阻抗較低的信號布線（互感耦合到信號線上面，此時電壓突變），會沿著阻抗較低的信號布線流進(jìn)芯片，在芯片內(nèi)部產(chǎn)生騷擾電壓或者以電流形式?jīng)_擊芯片，嚴(yán)重時會造成芯片內(nèi)部半導(dǎo)體器件因過流燒毀。

輻射

如上圖所示，靜電槍充電開關(guān)1接通時，充電電阻Rc與Cd電容構(gòu)成充電回路，給電容充電；放電開關(guān)2接通時，Cd電容與Rd電阻構(gòu)成放電回路。當(dāng)放電開關(guān)接通瞬間通過放電槍頭對DUT放電，此時瞬間的高壓脈沖流過放電電阻Rd產(chǎn)生變化的電流，變化的電流產(chǎn)生變化的磁場，從而形成豐富的電磁場干擾。

█ ESD電流泄放路徑

靜電電流會選擇阻抗最低的路徑返回到源端。ESD整改簡單來說就是找出靜電電流泄放路徑中的敏感信號，并對其進(jìn)行ESD防護，提高其抗靜電能力。如果產(chǎn)品已經(jīng)DV/PV，無法改變PCBA，則想辦法設(shè)計一條阻抗最低路徑，使電流返回源端。

█ ESD分析方法

現(xiàn)象分析法

靜電放電測試失效過程中，肯定會伴隨著各種各樣的現(xiàn)象，根據(jù)靜電放電的Fail現(xiàn)象結(jié)合具體的電路，快速定位Fail器件。

排除法

排除法屬于破壞性試驗，針對靜電放電過程中出現(xiàn)的異?，F(xiàn)象，使用靜電槍直接對DUT敏感IC進(jìn)行接觸放電，找出與靜電放電過程中出現(xiàn)的異常現(xiàn)象，增加ESD保護。

屏蔽法

對于PCB來說，最顯而易見的方式就是加屏蔽罩（分析時候可以用銅箔或者導(dǎo)電膠帶接地），第二個簡單有效的屏蔽方法是拉遠(yuǎn)距離，使敏感器件遠(yuǎn)離靜電放電電流路徑，減小敏感器件與靜電放電路徑之間的耦合。

█ ESD整改步驟

1. 當(dāng)EMC技術(shù)員反饋ESD測試Fail時，首先確認(rèn)Fail產(chǎn)生的初始Setup；

2. 問題現(xiàn)象確認(rèn)清楚后，就需要對問題現(xiàn)象進(jìn)行深入的分析。

3. 根據(jù)問題現(xiàn)象分析，做出初步的原因判斷，進(jìn)行相關(guān)試驗驗證，不斷排除縮小問題的范圍，直至鎖定敏感信號、元件、或者模塊電路。

4. 根據(jù)問題分析試驗結(jié)果，結(jié)合具體電路和結(jié)構(gòu)，擬定解決方案。