隨著摩爾定律不斷逼近物理極限，為獲得更高性能兼具成本效益的芯片，越來越多企業(yè)開始采用chiplet架構(gòu)設(shè)計，并通過先進封裝技術(shù)實現(xiàn)芯粒的整合。作為一條全新的賽道，Chiplet架構(gòu)與先進封裝技術(shù)的結(jié)合，在通往成本、性能、量產(chǎn)時間三贏終點的同時，也引發(fā)了前所未有的挑戰(zhàn)。如何應(yīng)對這些挑戰(zhàn)，將成為高性能企業(yè)轉(zhuǎn)型chiplet之路順利與否的關(guān)鍵。 在這樣的背景下，2022年11月23日，奇異摩爾先進封裝專家徐健應(yīng)CEIA電子智造平臺邀約，以《算力時代先進封裝技術(shù)的機遇及挑戰(zhàn)》為主題與CEIA觀眾進行了一次深入探討，我們對演講內(nèi)容進行了整理：

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Souce: Yole 20世紀60年代以來，隨著半導(dǎo)體芯片工藝的不斷發(fā)展，全球最先進的制程能力已達到3nm級別，印刷電路板（PCB）的支撐能力也得到了顯著的提升。然而，與芯片相比，PCB的追趕如同一場龜兔賽跑，今天二者間的線寬、線距相差近600倍。這一差距在大數(shù)據(jù)和AI應(yīng)用興起的背景下，還將繼續(xù)擴大。為更好地適應(yīng)代差，先進封裝技術(shù)被引入并得到了發(fā)揚光大。 ?

先進封裝升維：2D-3D???

封裝作為一種將芯片和外部世界連接起來的技術(shù)，可被比作PCB與芯片間的橋梁。從制程代差的層面來說，封裝的目標是解決芯片與PCB之間制程不匹配的難題。在芯片制程突飛猛進向3nm甚至1nm狂飆時，如何把被遠遠的甩在后面的PCB的硅信號直接導(dǎo)到PCB正面，也就成了封裝的職責與挑戰(zhàn)所在。 從全球封測技術(shù)發(fā)展路徑來看，我們正在經(jīng)歷從傳統(tǒng)封裝向先進封裝的演變。與傳統(tǒng)封裝技術(shù)相比，先進封裝具有小型化、輕薄化、高密度、低功耗和功能融合等優(yōu)點。相比SoC，先進封裝可以顯著提高封裝密度，從FAN-IN、FC、BGA BUMPING、FANOUT、TSV、Hybrid Bonding到異構(gòu)集成，其背后的原理都從封裝層面去適應(yīng)芯片所需的密度，從而是帶動整個封裝密度和互連密度的提升。????????

傳統(tǒng)的2D封裝，是把所有的芯片直接放在基板上，其I/O的數(shù)量受限于PCB和substrate的物理支撐能力，即使采用SAP工藝，線寬/線距也難以達到10微米以下。2.5D封裝在2D封裝的基礎(chǔ)上更進一步，在芯片下添加了一層硅基基板，通過substrate引出信號。3D封裝則是在頂層芯片下方添加die，基于organic substrate或silicon interposer支撐其他芯片，上層信號可以獨立操作，輔助功能連接在下層芯片上，以實現(xiàn)上下層間信號間的互連，其優(yōu)勢也最為顯著。???

傳統(tǒng)封裝技術(shù)與先進封裝技術(shù)的優(yōu)劣勢

全球巨頭公司都開始積極布局先進封裝。代表技術(shù)方面，英特爾的2.5D技術(shù)EMIB可對標臺積電的CoWoS，英特爾的3D技術(shù)Foveros則對標臺積電的InFO、三星電子的Fan-Out。封裝技術(shù)的演進為芯片功能升級打下了基礎(chǔ)，也是芯片發(fā)展的重要趨勢之一。

Intel Foveros: 3D die stacking

Chiplet?技術(shù)與優(yōu)勢分析

隨著算力需求的飆升和算法的多樣化發(fā)展，許多問題也接踵而來，其中包括算力功耗比的放緩、存儲墻的出現(xiàn)、研發(fā)成本和周期成本的不斷增加以及量產(chǎn)成本的持續(xù)上升。為解決這些挑戰(zhàn)，有幾種方法可供考慮：

同構(gòu)擴展：芯片良率與單芯片的面積息息相關(guān)，將一顆較大的芯片拆分成多個小面積的芯粒，再封裝為一顆大芯片，較傳統(tǒng)的SoC更具成本效益。舉例來說，150㎜2的芯片單顆芯片良率約80%，但如果芯片面積增加到700㎜2，單芯片良率就會驟降至30%。異構(gòu)計算：傳統(tǒng)芯片將多種不同的功能模塊集成在同一芯片上，可能會出現(xiàn)相互干擾的問題，從而影響整體性能。而異構(gòu)計算則是將一個大型芯片分解為多個芯粒，每個芯粒都專門設(shè)計用于執(zhí)行不同的任務(wù)，并可以單獨封裝。通過這種方式，不同芯粒的特定設(shè)計和優(yōu)化可以顯著提高整體芯片的性能和效率。異構(gòu)集成：通過將不同的功能模塊化拆分，可以實現(xiàn)使用不同的工藝流程、架構(gòu)和技術(shù)的異構(gòu)組合，從而優(yōu)化系統(tǒng)的整體性能，使其更加高效和靈活，更好地發(fā)揮整個系統(tǒng)的作用。

Chiplet優(yōu)勢

1、通過SIP(System in Package)技術(shù)，各個芯?？梢元毩⒃O(shè)計并統(tǒng)一組裝，從而提高復(fù)用性。此外，不同芯片之間可以相互補充，實現(xiàn)更豐富的功能。

2、模塊間相互獨立，可降低芯片面積并提高良率。另外，模塊化設(shè)計有助于提高可重用性、降低設(shè)計復(fù)雜度和提高設(shè)計準確性。

3、系統(tǒng)模塊化，可大幅度降低研發(fā)成本和周期。不同部分可以同時開發(fā)，縮短整個研發(fā)時間。

4、支持混合工藝集成，不同模塊可依據(jù)實際需求選擇工藝節(jié)點，降低制造成本。

5、Chiplet封裝突破了光照尺寸的限制，增加系統(tǒng)集成度。不同芯片可以組裝在一起，實現(xiàn)更復(fù)雜的功能。

6、通過異質(zhì)異構(gòu)集成，不同種類的芯粒可以相互補充，提高系統(tǒng)性能。

7、通過芯片堆疊縮短傳輸路徑，提高帶寬，從而增加整體性能。

封裝設(shè)計發(fā)展

1970年以來，集成電路封裝經(jīng)歷了技術(shù)的數(shù)次迭代，包括Dual in-line package（DIP）、Quad Flat Package（QFP）、Small Out-Line Package（SOP）、Leadless Chip Carriers（LCC）、Pin Grid Array Package（PGA）等多種封裝類型的發(fā)展。隨著時間推移，行業(yè)的技術(shù)關(guān)注點也發(fā)生了變化。在基板和PCB時期，行業(yè)主要關(guān)注功率和可靠性方面的挑戰(zhàn)。到了CS和POP時期，行業(yè)開始聚焦底層熱問題，并引入了新型封裝技術(shù)，如Fanout和wafer level CSP。自2020年以來，3D Chiplet封裝技術(shù)引發(fā)熱潮后，芯片堆疊也引發(fā)了對化學(xué)和EMI等領(lǐng)域的探討。

Chiplet 封裝工藝

當時間推移到3D?chiplet封裝技術(shù)時期，封裝設(shè)計的側(cè)重點已與傳統(tǒng)封裝有了相當大的不同。在3D chiplet芯片中，為實現(xiàn)更高的性能和密度，通常需要重點考慮幾大因素：設(shè)計、供應(yīng)鏈、熱問題、模流、電信號和機械可靠性。

封裝設(shè)計：雖然封裝屬于芯片制造的后續(xù)工序，但封裝的設(shè)計往往會直接影響芯片性能、功耗、可靠性和成本。因此，封裝方案需作為整個框架結(jié)構(gòu)中的重要環(huán)節(jié)優(yōu)先考慮，與整個工藝流程密切配合。

供應(yīng)鏈：作為一個新興領(lǐng)域，Chiplet供應(yīng)鏈尚不成熟，如何選擇合適的供應(yīng)商，關(guān)乎芯片品質(zhì)。供應(yīng)商的技術(shù)能力、管理水平、成本控制能力、交貨時間、服務(wù)水平以及行業(yè)口碑信譽都應(yīng)當納入考量、評價體系。

熱力問題：3D chiplet設(shè)計中，多層結(jié)構(gòu)會導(dǎo)致下層芯片散熱題。常見的解決方案是使用散熱蓋來增強芯片的散熱效果，或采用風冷或水冷等主動散熱。

膜流問題：在2.5D或3D封裝中，由于micro bump的尺寸和高度極小，下層interposer與上層的Top die之間可能只有一條縫隙，underfill有一定幾率在這個狹窄的空間中形成膜流，導(dǎo)致填充不均勻或者甚至無法填充，確保這條縫隙中填充滿足夠的underfill將成為很大的挑戰(zhàn)。???

電信號問題：TDR（時域反射）、PI（功率完整性）、PDN（電源完整性）和EMI（電磁干擾）等電信號問題同樣是2.5D或3D封裝需要關(guān)注的核心問題之一。這些問題與信號完整性和電源完整性有關(guān)，需要通過封裝版圖設(shè)計來滿足所需的要求。

機械可靠性：在2.5D或3D封裝中，上層芯片通常會疊加多顆芯片，當芯片之間存在應(yīng)力集中時，可能會導(dǎo)致芯片的應(yīng)力超過其承受范圍，引發(fā)芯片的破裂和故障。因此，在封裝設(shè)計中需要通過優(yōu)化芯粒布局、使用合適的材料、加強封裝結(jié)構(gòu)等方式來提高機械可靠性，以確保芯片和封裝的長期可靠性和性能。

算力時代的封裝設(shè)計方案

事實上，Chiplet封裝設(shè)計并非完全依賴先進封裝。為了確保封裝的質(zhì)量和可靠性，需要傳統(tǒng)封裝和先進封裝技術(shù)的結(jié)合和多種因素的綜合考量，以找到最優(yōu)解方案。以傳統(tǒng)的Wafer-Bump設(shè)計為例，Chiplet封裝同樣需要全面考慮工藝的最前端、芯片流片過程以及最終的封裝測試和可靠性等因素，以確保封裝質(zhì)量和可靠性?；￠L、弧高、線材、線徑以及分割和距離等因素都需要進行詳細分析和研究。

當然，由于Chiplet具有更高的集成度和更小的封裝尺寸，需要更高級的封裝技術(shù)來實現(xiàn)更高的性能和更小的封裝尺寸。封裝質(zhì)量和可靠性的保障需要更多細節(jié)和更高級的技術(shù)參與，以適應(yīng)算力時代對芯片性能無止境的追尋。

隨著算力應(yīng)用場景的不斷擴張，先進工藝和封裝技術(shù)的不斷演進，Chiplet封裝正成為未來芯片設(shè)計和封裝的趨勢。國際大廠，特別是在先進制程工藝方面處于行業(yè)領(lǐng)先地位的廠商，都開始在最先進封裝領(lǐng)域投下重注，以求在先進制程和先進封裝融合方面形成護城河。

作為一條新興賽道，Chiplet封裝領(lǐng)域生機勃勃，也并存著諸多挑戰(zhàn)。對于受限于先進工藝高生產(chǎn)成本、設(shè)計難度、生產(chǎn)限制的企業(yè)而言，如何通過Chiplet設(shè)計和封裝，提高自身產(chǎn)品競爭力，將在很長的一段時間成為重要課題。

奇異摩爾作為全球首批專注于2.5D及3DIC Chiplet產(chǎn)品及服務(wù)的公司，在Chiplet生產(chǎn)和測試方面有著豐富的實踐經(jīng)驗，同時擁有多樣化的產(chǎn)業(yè)資源，可提供世界領(lǐng)先水平的先進封裝設(shè)計、小規(guī)模打樣測試和其他服務(wù)，以盡可能低的成本助下一代數(shù)據(jù)中心、自動駕駛、下一代個人計算平臺等領(lǐng)域客戶解決 Chiplet領(lǐng)域中最棘手的挑戰(zhàn)。

編輯：黃飛

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