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中芯國際采用Cadence數(shù)字流程 新增高級功能,以節(jié)省面積、降低功耗和提高性能

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2020-12-17 09:52:10

看完秒懂,高性能數(shù)字電源技術(shù)與實現(xiàn)技巧

基礎(chǔ)(凌特資料)實現(xiàn)可靠的高性能數(shù)字電源為了更好地理解數(shù)字電源的架構(gòu)選擇和關(guān)鍵性能參數(shù),最好先搞清楚使用數(shù)字回路的好處。通過采用數(shù)字回路控制來實現(xiàn)電源轉(zhuǎn)換,可使開發(fā)人員的設(shè)計和業(yè)務(wù)大大受益。通過可再編程
2020-07-02 14:31:59

硬核浮點DSP模塊將取代高性能計算GPGPU

Altera20nmArria10FPGA和SoC,以及14nmStratix10FPGA和SoC。該新功能支持設(shè)計人員相同的定點性能和效率在浮點中實現(xiàn)其算法,且不會對功耗、面積或者密度產(chǎn)生任何影響,也不會損失定點特性或
2019-07-03 07:56:05

芯片設(shè)計低功耗技術(shù)介紹

假定晶體管的過渡時間是有限的,因此在每次信號切換時都存在短路功耗?! ≡?b class="flag-6" style="color: red">數(shù)字IC整個設(shè)計流程可以通過改變工作電壓,翻轉(zhuǎn)率和負載電容來改善switch power,從而改善動態(tài)功耗。  低功耗設(shè)計的常用
2020-07-07 11:40:06

行為邏輯層次低功耗設(shè)計

增加的功耗就會抵消所降低功耗,這也是動態(tài)降低功耗設(shè)計的取舍標準。為克服控時鐘的缺點,可以采用粗粒度的系統(tǒng)設(shè)計方法。門控時鐘的應(yīng)用并不拘泥于對每個觸發(fā)器的控制,而是從大處著眼,控制系統(tǒng)較大的功能
2013-05-16 20:00:33

請問stm32不進入低功耗模式怎么降低功耗

stm32進入低功耗模式,必須用中斷來喚醒,現(xiàn)在就是不用這種模式,如何通過程序來降低功耗
2019-05-06 18:43:22

低功耗的嵌入式應(yīng)用的實現(xiàn):降低系統(tǒng)電池功耗

的厚度減?。??! 〗裉?,我們已經(jīng)擁有在單芯片上實現(xiàn)完整系統(tǒng)/子系統(tǒng)高度集成的SoC。除了集成度之外,就功耗而言,這些SoC也有助于降低平均功耗,使其低于采用獨立MCU和分立外設(shè)的情況?! ”鞠盗形恼鹿卜秩糠郑诘诙糠?b class="flag-6" style="color: red">中,我們將介紹SoC以及如何提高其效率,從而有利于系統(tǒng)設(shè)計,降低功耗。
2020-08-20 12:30:00

轉(zhuǎn):32位低功耗MCU設(shè)計

生活的抬頭、物聯(lián)網(wǎng)的建立,手持式消費性電子產(chǎn)品與無線功能需求越來越高、設(shè)計越來越復(fù)雜,要提高性能的同時又要兼顧低功耗,需要有一高性能低功耗的主控 MCU 來作為平臺。另一方面,工業(yè)上的智能化也在展開,如
2019-01-25 16:15:23

使用數(shù)字分壓器實現(xiàn)車燈調(diào)光,節(jié)省功耗、提高效率

摘要:本應(yīng)用筆記介紹怎樣使用低成本數(shù)字分壓器來實現(xiàn)燈光強弱控制,既節(jié)省功耗提高了效率。
2009-04-27 11:02:2424

ARM物理IP系列產(chǎn)品用于國際

近日,國際和ARM公司共同宣布:國際采用ARM Artisan物理IP系列產(chǎn)品的ARM Metro™低功耗/高密度產(chǎn)品和Advantage™高性能產(chǎn)品,用于90納米LL(低滲漏)和G(主流)
2006-06-01 23:26:47752

國際采用Cadence DFM解決方案用于65和45納米

國際采用Cadence DFM解決方案用于65和45納米 IP/庫開發(fā)和全芯片生產(chǎn) Cadence 模型化的 Litho Physical 和 Litho Electrical
2009-10-19 17:48:11676

國際(SMIC)和Cadence 共同推出用于65納米的

國際(SMIC)和Cadence 共同推出用于65納米的低功耗解決方案Reference Flow 4.0 完全集成的能效型流程令快速、輕松地設(shè)計低功耗尖端器件成為可能
2009-10-31 07:48:011606

國際(SMIC)和Cadence共同推出用于65納米的低

國際(SMIC)和Cadence共同推出用于65納米的低功耗解決方案Reference Flow 4.0 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司今天宣布推出一款全面的低功耗設(shè)計流程,面向
2009-11-04 17:05:17935

Microchip超低功耗(XLP)系列 新增高密度8-bi

Microchip超低功耗(XLP)系列 新增高密度8-bit微控制器 新聞?wù)?#8226; PIC18F47J13是第一款采用28接腳封裝并配備128 KB快閃程式內(nèi)存的8-bit微控制器&#
2010-09-30 11:33:05960

高性能、低功耗浮點處理精度方面實現(xiàn)飛躍

比同類競爭產(chǎn)品性能提高33%,片上內(nèi)存擴大250%且功耗降低20% ADI(Analog Devices,Inc.)最新推出32位浮點數(shù)字信號處理器(DSP)產(chǎn)品SHARC2148x
2011-02-28 12:59:0339

國際采用Cadence數(shù)字流程 提升40納米芯片設(shè)計能力

國際新款40納米 Reference Flow5.1結(jié)合了最先進的Cadence CCOpt和GigaOpt工藝以及Tempus 時序簽收解決方案, 新款RTL-to-GDSII數(shù)字流程支持Cadence的分層低功耗流程和最新版本的通用功率格式(CPF).
2013-09-05 10:45:032485

Cadence混合信號低功耗設(shè)計流程 幫助Silicon Labs將新MCU功耗縮減一半

9月24日——全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)今天宣布,Silicon Labs采用完整的Cadence? 混合信號低功耗設(shè)計流程,使其最新款節(jié)能型
2013-09-25 09:59:511221

Cadence 與 SMIC 聯(lián)合發(fā)布低功耗 28納米數(shù)字設(shè)計參考流程

“我們與 Cadence 密切合作開發(fā)參考流程,幫助我們的客戶加快其差異化的低功耗、高性能芯片的設(shè)計,”國際設(shè)計服務(wù)中心資深副總裁湯天申博士表示,“Cadence創(chuàng)新的數(shù)字實現(xiàn)工具與國際28納米工藝的緊密結(jié)合,能夠幫助設(shè)計團隊將28納米設(shè)計達到更低的功耗以及更快的量產(chǎn)化。”
2016-06-08 16:09:563225

優(yōu)化EEG放大器設(shè)計的性能降低功耗

優(yōu)化EEG放大器設(shè)計的性能降低功耗
2017-02-07 18:22:0626

汽車的各種ECU,如何實現(xiàn)低功耗、高性能

高性能、低功耗是當前電子技術(shù)發(fā)展的方向,對于汽車的各種ECU來說如何實現(xiàn)低功耗呢?
2018-01-03 08:34:3118933

利用AI提高性能降低功耗及重塑芯片的設(shè)計

隨著架構(gòu)師開始利用 AI 提高性能降低功耗,并為未來芯片的開發(fā)、制造和更新奠定基礎(chǔ),人工智能也開始影響半導(dǎo)體設(shè)計。技術(shù)增加了芯片粒度,但隨著架構(gòu)需要處理更大數(shù)據(jù)量,設(shè)計起點也變了。
2018-11-16 16:46:535438

提高性能降低功耗的UltraScale架構(gòu)

與傳統(tǒng)FPGA架構(gòu)相比,UltraScale架構(gòu)引入了許多創(chuàng)新,可提高性能降低功耗。 在本視頻,我們將重點介紹路由,邏輯和實現(xiàn)軟件的增強功能......
2018-11-22 06:45:003913

PSoC 6高性能低功耗IoT應(yīng)用方案

cypress公司的PSoC? 6 MCU系列產(chǎn)品是用于物聯(lián)網(wǎng)(IoT)的高性能低功耗和安全MCU平臺,組合了雙核微控制器和低功耗閃存技術(shù),數(shù)字可編邏輯,高性能模數(shù)轉(zhuǎn)換,標準通信和定時外設(shè),并提供BLE 5.0兼容的無線連接.
2019-05-11 10:01:005239

Cadence 數(shù)字流程解決方案通過三星5LPE工藝認證

采用極紫外(EUV)光刻技術(shù)的Cadence 數(shù)字流程解決方案已通過Samsung Foundry 5nm早期低功耗版(5LPE)工藝認證。
2019-07-11 16:36:474272

UltraSoC嵌入式分析架構(gòu)新增高速通信功能

UltraSoC宣布:為其嵌入式分析架構(gòu)新增高速通信功能,它可支持在數(shù)據(jù)中心、高性能計算、人工智能(AI)和存儲應(yīng)用中進行調(diào)試和性能優(yōu)化。
2019-12-02 19:26:301210

電磁突破可以降低功耗提高數(shù)字存儲器的速度

電磁突破可以降低功耗,提高數(shù)字存儲器的速度。克里斯蒂安·比內(nèi)克(Christian Binek)說,“達到這一點是一個非常痛苦的過程。”
2021-04-14 16:40:362295

SoC設(shè)計AHB高級高性能總線的詳細介紹

AHB(高級高性能總線):用于高性能高時鐘頻率的系統(tǒng)模塊,AHB 擔當高性能系統(tǒng)的中樞總線。AHB 支持處理器,片上存儲器,片外存儲器以及低功耗外設(shè)宏功能單元之間的有效連接。
2021-07-02 10:35:074399

低功耗設(shè)計

和NMOS都導(dǎo)通時所引起的功耗;低功耗設(shè)計方法在設(shè)計一個系統(tǒng)時必須清楚性能功耗的關(guān)系,也就是說需要明白你的系統(tǒng)是需要在盡可能低功耗的條件下提高性能,還是在盡可能高性能的條件下降低功耗,這對于...
2021-11-06 15:06:0113

Cadence Clarity 3D Solver 2022版本發(fā)布 電磁設(shè)計同步分析功能提高效率

Cadence Clarity 3D Solver 2022版本發(fā)布 電磁設(shè)計同步分析功能提高效率 最新的電磁設(shè)計同步分析功能有助于提高 IC、IC 封裝和高性能 PCB 設(shè)計的速度。 美國加州
2022-04-29 14:42:296216

在模擬電源設(shè)計降低功耗

Nano,Nano:在模擬電源設(shè)計降低功耗
2023-01-05 09:43:451335

創(chuàng)意電子采用Cadence數(shù)字解決方案完成首款臺積電N3制程芯片及首款A(yù)I優(yōu)化的N5制程設(shè)計

的先進設(shè)計。另一款 CPU 設(shè)計采用 AI 賦能的 Cadence Cerebrus Intelligent Chip Explorer 和完整的數(shù)字設(shè)計流程,借助臺積電 N5 制程工藝,成功讓功耗降低 8%,設(shè)計面積縮小 9%,同時顯著提升了工程效率。
2023-02-06 15:02:482008

Imagination在OnCloud平臺上使用AI驅(qū)動的Cadence Cerebrus優(yōu)化PPA結(jié)果,加快低功耗GPU的交付

內(nèi)容提要 1 通過利用 Cadence AI 驅(qū)動云端數(shù)字流程,Imagination 成功將其最新 5nm 節(jié)點的漏電功耗降低 20%,將總功耗降低 6%,同時改善了面積性能 2
2023-10-18 15:50:01818

設(shè)計低功耗高性能的工業(yè)應(yīng)用

電子發(fā)燒友網(wǎng)站提供《設(shè)計低功耗高性能的工業(yè)應(yīng)用.pdf》資料免費下載
2023-11-16 14:50:420

如何優(yōu)化MEMS設(shè)計提高性能

優(yōu)化MEMS(微機電系統(tǒng))設(shè)計提高性能是一個復(fù)雜且多維的任務(wù),涉及多個學(xué)科和技術(shù)的綜合應(yīng)用。以下是一些關(guān)鍵的優(yōu)化策略和方法: 一、系統(tǒng)級設(shè)計優(yōu)化 明確功能需求和技術(shù)指標 : 在設(shè)計之初,需要明確
2024-11-20 10:21:302023

Cadence與愛元智深化合作推動人形機器人發(fā)展

推動人形機器人、智慧城市與邊緣應(yīng)用的發(fā)展。此舉標志著雙方合作的一個重要里程碑,致力于為下一代智能設(shè)備提供高性能低功耗的解決方案。
2025-12-11 10:16:291423

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