前言

本文最初完成于幾年之前，彼時(shí)作者正在 ARM 公司擔(dān)任執(zhí)行核心驗(yàn)證工程師職位。作者當(dāng)時(shí)的工作深入或圍繞多種處理器核心，而文中提到的觀點(diǎn)深受這些經(jīng)驗(yàn)的影響，換句話說(shuō)，這些觀點(diǎn)存在不同程度的偏見(jiàn)。

作者依舊堅(jiān)持認(rèn)為 RISC-V 的設(shè)計(jì)并不完美，但同時(shí)也承認(rèn)，如果現(xiàn)在需要搭建一個(gè) 32 或 64 位的 CPU，他在實(shí)現(xiàn)構(gòu)建時(shí)也會(huì)從現(xiàn)有工具中受益。

本文主要基于 RISC-V ISA 規(guī)范 v2.0，部分已更新至 v2.2。

一些觀點(diǎn)

RISC-V ISA 對(duì)極簡(jiǎn)主義的追求鉆了牛角尖，它極力強(qiáng)調(diào)減少指令數(shù)量，規(guī)范編碼等等。而這種追求則導(dǎo)致了錯(cuò)誤的正交性（分支、調(diào)用、返回時(shí)重復(fù)使用同一指令），以及對(duì)贅余指令的需求，這些在程序大小和指令數(shù)量上都會(huì)影響到代碼密度。

以下面的 C 代碼為例：

int readidx(int *p, size_t idx){ return p[idx]; }

簡(jiǎn)單的數(shù)組索引，非常常見(jiàn)的操作。將其在 x86_64 中編譯：

mov eax, [rdi+rsi*4]ret

或者是 ARM 中：

ldr r0, [r0, r1, lsl #2]bx lr // return

但是在 RISC-V 中需要的代碼則是：

# 很抱歉如果有任何語(yǔ)法錯(cuò)誤，risc-v 并沒(méi)有在線編譯器slli a1, a1, 2add a0, a1, a1lw a0, a0, 0jalr r0, r1, 0 // return

RISC-V 的極簡(jiǎn)主義讓解碼器（CPU 前端）變得更簡(jiǎn)單，代價(jià)則是需要執(zhí)行更多的指令。然而，相對(duì)于拓寬流水線這個(gè)難題而言，解碼不規(guī)則指令的問(wèn)題很好解決，主要難點(diǎn)在于確定指令的長(zhǎng)度是否一致。x86 的眾多前綴就是個(gè)極佳的反面教材。對(duì)指令集的簡(jiǎn)化不應(yīng)追求極限。寄存器 + 移位寄存器的內(nèi)存操作指令是程序中非常常見(jiàn)且簡(jiǎn)單的操作，對(duì)于 CPU 而言也很容易實(shí)現(xiàn)。即使無(wú)法直接執(zhí)行，CPU 也可以相對(duì)輕松地將其分步執(zhí)行，其操作復(fù)雜程度遠(yuǎn)遜色于融合簡(jiǎn)單操作的序列。

CISC CPU 中的“復(fù)合”指令，繁復(fù)、少有使用且普遍性能低下，而 CISC 和 RISC CPU 通用的“功能”指令則意指結(jié)合了少量操作序列并且使用率高、性能高的指令。這二者應(yīng)當(dāng)有所區(qū)分。

還不錯(cuò)的部分

幾乎不受任何限制的可擴(kuò)展性。雖說(shuō)這是 RISC-V 的賣(mài)點(diǎn)，但它同時(shí)也是碎片化、不兼容生態(tài)系統(tǒng)的罪魁禍?zhǔn)?，在管理時(shí)還需加倍小心。

調(diào)用、返回和寄存器間接分支使用同一指令（JALR）。分支預(yù)測(cè)需要額外解碼。

調(diào)用：Rd = R1

返回：Rd = R0, Rs =R1

間接分支: Rd = R0, Rs≠ R1

（奇怪分支：Rd≠ R0, Rd ≠ R1)

可變長(zhǎng)度編碼無(wú)法自我同步。x86 和 Thumb-2 中都存在的常見(jiàn)問(wèn)題，會(huì)導(dǎo)致實(shí)現(xiàn)和安全性方面的各種漏洞，例如面向返回的編程攻擊。

RV64I 規(guī)定所有 32 位值的符號(hào)擴(kuò)展。這一點(diǎn)會(huì)導(dǎo)致不必要的上半切換，或者需要對(duì)寄存器的上半部分進(jìn)行特殊調(diào)整。建議采用零擴(kuò)展，在減少切換的同時(shí)，通常還可以在已知上半部分為零的情況下，通過(guò)追蹤”為零“位來(lái)進(jìn)行優(yōu)化。

乘法是可選項(xiàng)。考慮到高速乘法器在微型實(shí)現(xiàn)中占用的面積不容忽視，創(chuàng)建占用更小，還可以將現(xiàn)有 ALU 廣泛用于多循環(huán)乘法的小型乘法器不失為良策。

LR/SC 指令對(duì)有限使用子集有嚴(yán)格的最終轉(zhuǎn)發(fā)要求。盡管這項(xiàng)限制頗為嚴(yán)苛，但對(duì)于沒(méi)有緩存的小型實(shí)現(xiàn)而言有可能會(huì)帶來(lái)一些問(wèn)題。

這一點(diǎn)似乎是 CAS 指令的替代品，具體請(qǐng)參照有關(guān)該指令的注釋。

FP 粘性位和舍入模式處于同一寄存器中。如果想通過(guò)執(zhí)行 RMW 操作改變舍入模式，則需要對(duì) FP 管道進(jìn)行序列化。

FP 指令支持的編碼精度有 32 位、64 位和 128 位，唯獨(dú)沒(méi)有硬件中更為常見(jiàn)的 16 位。

這點(diǎn)很容易修正：我們有免費(fèi)的字組編碼 2’b10。

更新：v2.2 中添加了十進(jìn)制 FP 擴(kuò)展占位符，但仍然沒(méi)有半精度占位符。迷惑行為。

FP 寄存器文件中的 FP 值未指定，但可以通過(guò)加載 / 存儲(chǔ)觀察到。

仿真器作者要恨死你了。

VM 遷移會(huì)將變?yōu)椴豢赡堋?/p>

更新：v2.2 需要 NaN 裝箱更寬的值。

糟糕的部分

沒(méi)有條件代碼，只有比較和分支指令。這一點(diǎn)自身沒(méi)什么問(wèn)題，但它意味著：需要編碼一到二個(gè)寄存器說(shuō)明符，導(dǎo)致條件分支中的編碼空間減少。

沒(méi)有條件選擇，這一點(diǎn)在高度不可預(yù)測(cè)的分支中很有用。

加法 / 減法沒(méi)有加進(jìn)位或借位。（即使這樣，這也比 ISA 將 flag 寫(xiě)入通用寄存器 GPR，然后在結(jié)果 flag 上分支要好。）

用戶級(jí) ISA 需要高精度計(jì)數(shù)器。在實(shí)踐中，將這些計(jì)數(shù)器暴露給應(yīng)用程序意味著側(cè)通道攻擊的好機(jī)會(huì)。

乘法和除法同屬于一個(gè)擴(kuò)展，無(wú)法單獨(dú)實(shí)現(xiàn)其中之一。相比除法，乘法要簡(jiǎn)單許多，而且在大多的 CPU 上很常見(jiàn)。

基礎(chǔ) ISA 中沒(méi)有原子指令。多核微型處理器越來(lái)越普遍的今天，LL/SC 類(lèi)型原子指令也越來(lái)越廉價(jià)：只需要 1 位 CPU 狀態(tài)即可完成最小 CPU 實(shí)現(xiàn)。

LR/SC 和更復(fù)雜的原子指令同屬于一個(gè)擴(kuò)展。直接限制了小型實(shí)現(xiàn)的靈活性。

非 LR/SC 的一般原子指令不包含 CAS 原語(yǔ)

CAS 的設(shè)計(jì)是為了避免需要一條指令讀取 5 個(gè)寄存器的情況，例如：加法器、Cmp:CmpLo，SwapHi:SwapLo。但 LR/SC 用于取代 CAS 的保底進(jìn)度很可能只會(huì)在實(shí)現(xiàn)上帶來(lái)更高的開(kāi)銷(xiāo)。

原子指令僅支持 32 位或 64 位操作，不支持 8 位或 16 位。

對(duì) RV32I 而言，想在整數(shù)和浮點(diǎn)寄存器文件之間轉(zhuǎn)換 DP 和 FP，只能通過(guò)內(nèi)存解決。

舉例來(lái)說(shuō)：RV32I 的 32 位 ADD 和 RV64I 的 64 位 ADD 共用同一套編碼，RV64I 又多加了一套 ADD.W 編碼。如此一來(lái)，CPU 實(shí)現(xiàn)這兩種指令時(shí)麻煩了許多，不如直接新增一套 64 位編碼。

沒(méi)有 MOV 指令。匯編器對(duì)于 MV 的等效指令是：MV rD, rS -> ADD rD, rS, 0。MOV 優(yōu)化通常由高端處理器，尤其是失序處理器完成。識(shí)別 RISC-V 規(guī)范的 MV 需要一個(gè) 12 位的立即數(shù)。

在沒(méi)有 MOV 指令的情況下，ADD rD, rS, r0 是對(duì) MOV 不錯(cuò)的替代。它更易被解碼，而 CPU 通常也會(huì)有特殊情況下的邏輯來(lái)識(shí)別零寄存器。

尤為糟糕的部分

JAL 在本該只是 R1（分支時(shí)是 R0）的鏈接寄存器編碼上浪費(fèi)了 5 比特。

這意味著 RV32I 有 21 位的分支位移（對(duì)于諸如瀏覽器等大型應(yīng)用時(shí)，不使用多指令序列或者分支 island 時(shí)會(huì)不夠用）。

其實(shí)是 1.0 版本 ISA 的歷史遺留問(wèn)題

盡管 RISC-V 在統(tǒng)一編碼上花了大功夫，但加載 / 存儲(chǔ)指令的編碼仍然是不同的（寄存器 vs 立即字段互換）。

似乎寄存器編碼的最終正交性要比兩種高度相關(guān)指令的正交性更受歡迎?？紤]到地址生成是對(duì)時(shí)序更為敏感的操作，這種選擇有點(diǎn)奇怪。

寄存器偏移量（Rbase +Roffset）或索引（Rbase + Rindex << Scale）沒(méi)有負(fù)載。

FENCE.I 意味著指令緩存和前面的存儲(chǔ)區(qū)必須完全同步，無(wú)論是否有 fence。實(shí)現(xiàn)時(shí)需要在 fence 上刷新 I，或者通過(guò)snoop的方式監(jiān)視D 和存儲(chǔ)緩存區(qū)。

RV32I 中，讀取 64 位計(jì)數(shù)器需讀取上半部分兩次，并進(jìn)行比較和分支，以防在讀取操作時(shí)下半部分和上半部分發(fā)生借位。

通常 32 位 ISA 包含了一個(gè)“讀取一對(duì)特殊寄存器”的指令來(lái)避免這個(gè)問(wèn)題。

架構(gòu)上沒(méi)有定義“提示”編碼空間。提示編碼是指在當(dāng)前處理器上作為 NOP 執(zhí)行，但在之后的變量上有操作的編碼。

“NOP 提示”的常見(jiàn)例子是自旋鎖 yield。

更復(fù)雜的提示也有實(shí)現(xiàn)。即那些對(duì)新處理器有明顯副作用的提示，例如 x86 的邊界檢查指令被編碼在提示空間，以便二進(jìn)制文件保持向后兼容。

責(zé)任編輯：xj

原文標(biāo)題：前ARM工程師批評(píng)：RISC-V尤為糟糕的部分！

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