武漢郵電科學(xué)研究院???? 劉愛(ài)珊?

　　在頻率合成（FS, Frequency Synthesis）領(lǐng)域中，常用的頻率合成技術(shù)有模擬鎖相環(huán)、數(shù)字鎖相環(huán)、小數(shù)分頻鎖相環(huán)（fractional-N PLL Synthesis）等，直接數(shù)字合成(Direct Digital Synthesis－DDS)是近年來(lái)新的FS技術(shù)。單片集成的DDS產(chǎn)品是一種可代替鎖相環(huán)的快速頻率合成器件。DDS是產(chǎn)生高精度、快速變換頻率、輸出波形失真小的優(yōu)先選用技術(shù)。DDS以穩(wěn)定度高的參考時(shí)鐘為參考源，通過(guò)精密的相位累加器和數(shù)字信號(hào)處理，通過(guò)高速D/A變換器產(chǎn)生所需的數(shù)字波形（通常是正弦波形），這個(gè)數(shù)字波經(jīng)過(guò)一個(gè)模擬濾波器后，得到最終的模擬信號(hào)波形。如圖１所示，通過(guò)高速DAC產(chǎn)生數(shù)字正弦數(shù)字波形，通過(guò)帶通濾波器后得到一個(gè)對(duì)應(yīng)的模擬正弦波信號(hào)，最后該模擬正弦波與一門(mén)限（例如０）進(jìn)行比較得到方波時(shí)鐘信號(hào)。

　　DDS系統(tǒng)一個(gè)顯著的特點(diǎn)就是在數(shù)字處理器的控制下能夠精確而快速地處理頻率和相位。除此之外，DDS的固有特性還包括：相當(dāng)好的頻率和相位分辨率（頻率的可控范圍達(dá)μHz級(jí)，相位控制小于0.09°）,能夠進(jìn)行快速的信號(hào)變換（輸出DAC的轉(zhuǎn)換速率300百萬(wàn)次/秒）。這些特性使DDS在軍事雷達(dá)和通信系統(tǒng)中應(yīng)用日益廣泛。

　　其實(shí)，以前DDS價(jià)格昂貴、功耗大（以前的功耗達(dá)Watt級(jí)）、DAC器件轉(zhuǎn)換速率不高，應(yīng)用受到限制，因此只用于高端設(shè)備和軍事上。隨著數(shù)字技術(shù)和半導(dǎo)體工業(yè)的發(fā)展，DDS芯片能集成包括高速DAC器件在內(nèi)的部件，其功耗降低到mW級(jí)（AD9850在3.3v時(shí)功耗為155mW），功能增加了，價(jià)格便宜。因此，DDS也獲得廣泛的應(yīng)用：現(xiàn)代電子器件、通信技術(shù)、醫(yī)學(xué)成像、無(wú)線、PCS/PCN系統(tǒng)、雷達(dá)、衛(wèi)星通信。

工作原理

　　下面以AD9850為例來(lái)談一談DDS的工作原理。DDS系統(tǒng)的核心是相位累加器，每來(lái)一個(gè)時(shí)鐘脈沖，它的內(nèi)容就更新一次。在每次更新時(shí)，相位增量寄存器的相位增量M就加到相位累加器中的相位累加值上。假設(shè)相位增量寄存器的M為00...01，相位累加器的初值為00...00。這時(shí)在每個(gè)時(shí)鐘周期，相位累加器都要加上00...01。如果累加器位寬n是32位，相位累加器就需要232個(gè)時(shí)鐘周期才能恢復(fù)初值（見(jiàn)圖２）。

　　相位累加器的輸出作為正弦查找表的查找地址。查找表中的每個(gè)地址代表一個(gè)周期的正弦波的一個(gè)相位點(diǎn)，每個(gè)相位點(diǎn)對(duì)應(yīng)一個(gè)量化振幅值。因此，這個(gè)查找表相當(dāng)于一個(gè)相位／振幅變換器，它將相位累加器的相位信息映射成數(shù)字振幅信息，這個(gè)數(shù)字振幅值就作為D/A變換器的輸入。

　　例如n=32,? M=1, 這個(gè)相應(yīng)的輸出正弦波頻率等于時(shí)鐘頻率除以232。如果M=2，輸出頻率就增加１倍。對(duì)于一個(gè)n-bit的相位累加器來(lái)說(shuō)，就有2n個(gè)可能的相位點(diǎn)，相位增量寄存器中控制字M就是在每個(gè)時(shí)鐘周期被加到相位累加器上的值。假設(shè)時(shí)鐘頻率為fc，那么輸出正弦波的頻率就為：

　　　　　　f0 = M*fc / 2n

　　這就是DDS的“tuning? equation”。這個(gè)系統(tǒng)的分辨率達(dá)fc / 2n ，如果n = 32 ，分辨率比40億分之一還要好，在一個(gè)實(shí)際應(yīng)用的DDS系統(tǒng)里，相位累加器的所有輸出位并沒(méi)有全部送到查找表，一般只取高K位（AD9850就只取高13到15位），于是既減少了查找表的規(guī)模，又不影響系統(tǒng)的頻率分辨率。這個(gè)相位輸出給最后的輸出只帶來(lái)小到可以接受的相位噪聲。相位噪聲基本上來(lái)源于參考時(shí)鐘。

　　在DDS系統(tǒng)中，最重要的是對(duì)帶寬和頻率純度之間的折中。如果時(shí)鐘頻率降低，則Nyquist頻率下降，帶寬減小，同時(shí)D/A變換器的分辨率提高，這樣就可以得到更高的頻率純度。所以，對(duì)DDS輸出頻率分頻就可以減小帶寬并且提高頻譜純度。模擬信號(hào)頻譜純度主要取決于D/A變換器的性能。

　　上述基本DDS系統(tǒng)是相當(dāng)靈活的。而且擁有高分辨率。它可以通過(guò)相位累加器來(lái)同時(shí)相位連續(xù)地改變頻率。然而，實(shí)際DDS系統(tǒng)首先要在相位累加器之前加入一個(gè)內(nèi)部緩沖寄存器（即圖中的Data and control input register），通常這個(gè)緩存串行輸入相位累積值，按順序字節(jié)輸入（Byte-load）相位控制字。由于相位增量寄存器和相位累加器是并行輸入，加了緩存相當(dāng)于串并轉(zhuǎn)換，可以減少封裝的管腳數(shù)。控制字載入緩存與相位增量寄存器以及相位累加器的并行輸出是同步的，因此不影響DDS的速率。

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DDS比模擬PLL優(yōu)越的特點(diǎn)

　　輸出分辨率?。褐灰辔焕奂悠鞯奈粚捵銐虼螅瑓⒖紩r(shí)鐘頻率足夠小，則分辨率可以很小：AD9850（參考時(shí)鐘頻率fc=125MHz）的相位累加器為32位，分辨率0.03Hz；AD9830(參考時(shí)鐘頻率fc=50MHz)的相位累加器為32位，分辨率0.012Hz； AD9852（參考時(shí)鐘頻率fc=300MHz）的相位累加器為48位，分辨率1*10-6Hz。相反，模擬鎖相環(huán)的合成器的分辨率為1KHz，它缺乏數(shù)字信號(hào)處理的固有特性。

　　輸出頻率變換時(shí)間小：一個(gè)模擬鎖相環(huán)的頻率變換時(shí)間主要是它的反饋環(huán)處理時(shí)間和壓控振蕩器的響應(yīng)時(shí)間，通常大于1ms。整片DDS合成器的頻率變換時(shí)間主要是DDS的數(shù)字處理延遲，通常為幾十個(gè)ns（AD9850最小43ns）。

　　調(diào)頻范圍大：一個(gè)負(fù)反饋環(huán)的帶寬輸出參考頻率決定了模擬鎖相環(huán)的穩(wěn)定的調(diào)頻范圍；整片的DDS合成器是不受穩(wěn)定性的影響的，在整個(gè)Nyquist頻率范圍內(nèi)是可調(diào)的。

　　相位噪聲：DDS優(yōu)于PLL的最大優(yōu)勢(shì)就是它的相位噪聲。由于數(shù)字正弦信號(hào)的相位與時(shí)間成線形關(guān)系，整片的DDS輸出的相位噪聲比它的參考時(shí)鐘源的相位噪聲小。而模擬鎖相環(huán)的相位噪聲是它的參考時(shí)鐘的相位噪聲的加倍。

　　體積小、集成度高：整片的DDS封裝成小面積芯片，因而比PLL的占板面積小得多。

　　功耗?。赫腄DS的功耗比早期的離散型DDS要小，例如AD9850在3.3V功耗為155mW，以100MHz為參考時(shí)鐘，產(chǎn)生一個(gè)40MHz的信號(hào)。這可以與離散型模擬鎖相環(huán)相抗衡。

　　設(shè)計(jì)方便：整片DDS包括了信號(hào)D/A變換器，在系統(tǒng)設(shè)計(jì)時(shí)易于實(shí)現(xiàn)，而且現(xiàn)在的DDS不再需要專(zhuān)門(mén)的射頻設(shè)計(jì)，簡(jiǎn)單的數(shù)字控制減少了硬件的復(fù)雜性。

　　但是DDS頻率合成目前還存在工作頻率高端受限，主要是受DAC器件速率限制，雜波電平高（較好的有-70dBc），作為時(shí)鐘發(fā)生器時(shí)邊緣抖動(dòng)大等缺點(diǎn)。

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DDS在BITS中的應(yīng)用

　　通信樓綜合定時(shí)系統(tǒng)（BITS—the Building Integrated Timing System）設(shè)備是同步網(wǎng)中提供時(shí)鐘同步信號(hào)的關(guān)鍵設(shè)備。烽火公司的BITS設(shè)備Clockstar 可以通過(guò)配置不同的振蕩源，如銫原子振蕩器、銣原子振蕩器、高穩(wěn)定的晶體振蕩器，提供不同質(zhì)量等級(jí)的定時(shí)信號(hào)，即一級(jí)（PRC）、二級(jí)、三級(jí)的定時(shí)源。

　　Clockstar由GPS/GLONASS接收機(jī)、基準(zhǔn)盤(pán)、輸入盤(pán)、合成盤(pán)、時(shí)鐘分配盤(pán)以及測(cè)量盤(pán)組成。其中合成盤(pán)的主要任務(wù)是產(chǎn)生同步時(shí)鐘，它以輸入盤(pán)輸出的秒脈沖為參考，以基準(zhǔn)盤(pán)提供的10MHz信號(hào)作為時(shí)鐘，同時(shí)測(cè)量時(shí)鐘頻率和兩秒脈沖的相位，再根據(jù)測(cè)量值修正DDS的相位增量（控制字），消除輸出頻率的漂移，為分配盤(pán)和測(cè)量盤(pán)提供一個(gè)頻率穩(wěn)定的2048kHz的時(shí)鐘信號(hào)。該盤(pán)傳統(tǒng)的跟蹤參考源的的功能由DDS完成。這里的DDS采用AD公司的AD9852，其相位累加器位寬是48bit，D/A變換器輸出位寬是12位，分辨率達(dá)１*10-6Hz；它以基準(zhǔn)盤(pán)輸出的10MHz信號(hào)倍頻后的200MHz作為參考時(shí)鐘，產(chǎn)生一個(gè)高分辨率、低雜散的正弦波信號(hào)。

　　輸入盤(pán)通過(guò)“擇優(yōu)錄用”原則從GPS/GLONASS定時(shí)信號(hào)、銫原子鐘以及其他BITS或SEC傳來(lái)的定時(shí)源中選擇一個(gè)作為參考源。輸入盤(pán)的參考源分頻出一個(gè)秒脈沖，與基準(zhǔn)盤(pán)送來(lái)的10M信號(hào)分頻出來(lái)的秒脈沖進(jìn)行比相，得到一個(gè)相位差，由CPU根據(jù)一定的算法不斷修正相位增量，再將此相位增量送到DDS。對(duì)DDS而言，該相位增量就是控制字。DDS以此控制字產(chǎn)生一個(gè)穩(wěn)定的頻率，從而消除輸出頻率的漂移。假如合成盤(pán)采用傳統(tǒng)的鎖相環(huán)，則穩(wěn)定度小，頻率牽引范圍窄。DDS可以保持與基準(zhǔn)盤(pán)一樣的精度（10-10），頻率牽引范圍寬，從而穩(wěn)定地精確地跟蹤輸入盤(pán)的參考定時(shí)信號(hào)。

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結(jié)束語(yǔ)

　　DDS作為頻率合成技術(shù)倍受青睞，但是也存在一些問(wèn)題。隨著數(shù)字技術(shù)的發(fā)展，相信DDS會(huì)有更為出色的表現(xiàn)。BITS使用DDS代替?zhèn)鹘y(tǒng)的鎖相環(huán)，頻率準(zhǔn)確度、頻率穩(wěn)定度、牽引范圍、漂移產(chǎn)生、漂移轉(zhuǎn)移、相位瞬變等性能指標(biāo)均符合G.812節(jié)點(diǎn)從鐘的要求，并有余量。因此，用DDS技術(shù)產(chǎn)生的定時(shí)信號(hào)是滿(mǎn)足同步要求的。