1　交換矩陣的硬件結(jié)構(gòu)
?? 這里所指的交換矩陣主要包括鏈路接口、時鐘同步、速率轉(zhuǎn)換、控制系統(tǒng)和交換矩陣單元五個部分。結(jié)構(gòu)圖見圖1。鏈路接口采用MITEL公司的MT9075B芯片，負(fù)責(zé)在線路上接收和發(fā)送HDB3或AMI編碼的PCM30／32脈沖調(diào)制信號，并轉(zhuǎn)換為ST? BUS數(shù)據(jù)流（即PCM30／32調(diào)制信號），同時該芯片還負(fù)責(zé)采集各種同步信號。時鐘同步由MITEL公司的MT9041B芯片完成，根據(jù)MT9075B采集到的同步信號產(chǎn)生供所有芯片使用的統(tǒng)一的系統(tǒng)時鐘。速率轉(zhuǎn)換和控制系統(tǒng)由XINLIX的xc2s100 FPGA芯片完成，負(fù)責(zé)4個2M數(shù)據(jù)流和一個8M數(shù)據(jù)流之間的復(fù)用分解，以及鏈路接口芯片和交換矩陣的初始化和控制。交換矩陣單元由MITEL的MT90820完成。MT90820大型數(shù)字交換矩陣芯片擁有2048×2048時隙的無阻塞交換能力，可提供最多16個通道的接收接口和16個通道的發(fā)送接口，單通道接口速率最高為8Mb／s，由于PCM30／32的速率為2Mb／s，因此，為了實現(xiàn)速率匹配，必須在MT90820和MT9075B之間使用速率轉(zhuǎn)換電路。

2　器件分析及相關(guān)內(nèi)容
　　限于篇幅，這里僅簡要介紹各個芯片的基本情況，詳細(xì)使用細(xì)節(jié)請參考相關(guān)文檔。
2．1　MT9075B
2．1．1　功能描述
　　MT9075B是一塊集成了高級PCM30／32成幀器和線路接口單元的芯片，線路接口單元提供與外部線路的接口。MT9075B支持最新的ITU－T建議，包括關(guān)于PCM30的G．703、G．704、G．706、G．732、G．775、G0796、G．823和關(guān)于ISDN基本速率的I．431。同時還支持ETSI的ETS300 011、ETS300 166、ETS300233和BS6450。
2．1．2　線路接口單元
　　包括一個輸入信號峰值檢測單元（Input SignalPeak Detector），一個可選的兩步式均衡器（Two－Stage Equalizer），一個平滑濾波單元（SmoothingFilter），多個自適應(yīng)閾值比較單元（AdaptiveThreshold Comparators）以及一個時鐘信號提取單元（Clock Extractor）。接收信號的均衡增益（ReceiveEqualization Gain）可以通過軟件進行控制，也可以由峰值檢測單元自動進行設(shè)置。接收均衡器的輸出通過平滑濾波單元以后被傳送到數(shù)據(jù)和時鐘分割器，后者的輸出信號驅(qū)動一個鎖相環(huán)（Phase Locked Loop），從而提取出其中的時鐘信號（E2o）。這個時鐘信號用來對數(shù)據(jù)比較單元的輸出信號進行采樣。
2．1．3　參考時鐘
　　MT9075B的參考時鐘既可以是時鐘信號也可以外接晶振產(chǎn)生，它們都連接到OSC1和OSC2管腳上。2．1．4　主要管腳功能
　　在本文中只使用MT9075B的LIU功能，TTIP、TRING、RTIP、RRING管腳與外部線路相連，接收和發(fā)送HDB3或AMI編碼的PCM30／32信號，DSTi、CSTi、DSTo、CSTo管腳分別是內(nèi)線側(cè)向外線側(cè)發(fā)送和接收的數(shù)據(jù)接口和控制接口。E2o輸出從外部線路　　上采集到的2M時鐘。2．2　MT90820
2．2．1　功能描述
　　MT90820大型數(shù)字交換矩陣在接口速率為8Mb／s情況下具備2048×2048時隙的無阻塞交換能力。MT90820具有包括消息模式、輸入偏移量延遲、高阻抗輸出控制等特性，可以對每一個數(shù)據(jù)流或時隙進行可編程操作。
2．2．2　主要管腳功能
??? STi0至STi15管腳是接收接口，接收從速率轉(zhuǎn)換電路來的8Mb/s數(shù)據(jù)流。STo0至STo15管腳是發(fā)送接口，將交換過的數(shù)據(jù)發(fā)送到速率轉(zhuǎn)換電路，然后分解成2Mb／s的數(shù)據(jù)由MT9075B發(fā)送到線路上。
2．3　MT9041B
2．3．1　功能描述
　　MT9041BT1／E1系統(tǒng)同步器包含一個數(shù)字鎖相環(huán)，為T1和E1傳輸鏈路提供時鐘和同步信號。
2．3．2　主要管腳功能
　　REF管腳接收由MT9075B芯片采集的2MHz時鐘信號，在輸出接口電路的各個管腳可以分別輸出ST? BUS16Mb／s、ST? BUS2Mb／s、ST? BUS8Mb／s幀脈沖，1.5MHz、3MHz、2MHz、4MHz、8MHz、和16MHz時鐘。
2．4　xc2s100
　　現(xiàn)場可編程門陣列FPGA最早由美國XILINX公司于1985年推出，F(xiàn)PGA的設(shè)計可在廠家提供的開發(fā)系統(tǒng)中快速有效地完成，生成的設(shè)計文件以構(gòu)造代碼的形式存儲在FPGA外的存儲體中。系統(tǒng)上電時將這些構(gòu)造代碼讀入FPGA內(nèi)由SRAM構(gòu)成的配置存儲器，并由各個配置存儲單元控制FPGA中的可編程資源，實現(xiàn)用戶的專用設(shè)計。這里采用XILINXSpartan2系列器件中的xc2s100。下面著重介紹基于xc2s100和VHDL硬件描述語言的速率轉(zhuǎn)換電路設(shè)計。
3　速率轉(zhuǎn)換電路的VHDL語言描述及行為級仿真
　　下面以2Mb／s到8Mb／s的速率轉(zhuǎn)換為例。MT90820的接口速率為8Mb／s，而MT9075B收發(fā)的E1接口信號的速率為2Mb／s，因此，需要將四個MT9075B的數(shù)據(jù)流復(fù)用到一個8Mb／s的數(shù)據(jù)流上。每個PCM30／32幀包含32個時隙，每個時隙有8bit數(shù)據(jù)，那么，一個幀包括256bit的數(shù)據(jù)。在一幀的時間內(nèi)總的數(shù)據(jù)量為256×4＝1024bit，因此，需要至少1024位的存儲器，而為了避免存儲器讀寫操作沖突，規(guī)定一幀的寫操作完成后才開始讀操作，所以，需要兩倍即2048位的存儲器。為了清楚地理解讀寫數(shù)據(jù)的時隙關(guān)系，請看圖2。
　　下面給出VHDL硬件描述語言寫的源程序，在XILINXISEWebpack 5．01i下調(diào)試成功。
－庫調(diào)用部分（略）
－定義實體

　　為簡明起見，在實際行為級仿真中，將每幀的長度縮短至原來的1／64，即每幀4個bit。圖3是用ModelSim XEII5．6a Starter實現(xiàn)的行為級仿真波形。

　　從圖3可以看出，在寫時鐘clk1和讀時鐘clk2的分別控制下，四個輸入數(shù)據(jù)流的第n幀在第n＋1幀時刻被輸出流順序讀出，說明仿真通過。