根據(jù)貫穿整個IC實現(xiàn)流程的集成化低功耗設(shè)計技術(shù)策略

降低功耗是現(xiàn)代芯片設(shè)計最具挑戰(zhàn)性需求之一。采用單點工具流程時，往往只有到了設(shè)計流程后期階段才會去考慮降低功耗的需求，從而經(jīng)常導(dǎo)致大量問題和延時。微捷碼設(shè)計自動化有限公司高級技術(shù)產(chǎn)品經(jīng)理Rob Knoth向我們解釋了‘為何功率優(yōu)化應(yīng)是完整設(shè)計流程必不可少的集成組件’。

起初，低功耗設(shè)計技術(shù)主要是用于移動產(chǎn)品。而今插在電源插座上的產(chǎn)品數(shù)不勝數(shù)，它們都在不斷吸收著電流，全世界大量功率都浪費在了這些產(chǎn)品上。今天，政府正積極要求電子企業(yè)遵從更嚴(yán)格的要求來幫助降低全球功耗。低功耗設(shè)計與每個人息息相關(guān)。現(xiàn)在低功耗需求無處不在，而且變得更具挑戰(zhàn)性。

低功耗設(shè)計，不論是動態(tài)功耗還是靜態(tài)功耗，均要求設(shè)計流程各個階段時序、功耗和面積間復(fù)雜的折衷權(quán)衡。這些需求相互間聯(lián)系密切，要想解決這些需求，低功耗分析和優(yōu)化引擎必須集成并運用于從RTL規(guī)格到GDSII輸出的整個流程中。由于芯片尺寸還在持續(xù)增長，因此這一流程必須是可縮放的，否則它將會對設(shè)計師工作效率造成限制。

圖1: 低功耗設(shè)計牽涉到設(shè)計流程的各個方面

動態(tài)功耗

設(shè)計的動態(tài)功耗是由電容、電壓和頻率共同決定的。

電容主要受到門極電路尺寸及布線的影響。邏輯門尺寸是降低內(nèi)部開關(guān)電流與增加系統(tǒng)面積、噪音和容性負(fù)載間的一種折衷權(quán)衡。縮短布線將意味著容性負(fù)載的減少，但是帶來擁塞情況的惡化，可能導(dǎo)致布線違規(guī)或源自串?dāng)_的時序問題。

頻率對系統(tǒng)動態(tài)功耗的影響很大。采用并行處理方式，系統(tǒng)時鐘可以降低，同時保持吞吐量不變。當(dāng)然這是以犧牲面積為代價，是從架構(gòu)上進(jìn)行考慮。

在芯片總功耗中，時鐘樹網(wǎng)絡(luò)的功耗占據(jù)了很大一部分。將功耗作為一個成本函數(shù)來考慮已變得越來越重要，特別在較小尺寸中更是如此。目前已有各種不同技術(shù)可被廣泛應(yīng)用于RTL綜合和物理綜合中，如：廣泛的門控時鐘覆蓋、門控時鐘克隆/反克隆、有功率意識的緩沖器插入、尺寸調(diào)整和門控時鐘布局。此外，如時鐘樹綜合（CTS）中多閾值電壓（Multi-Vt）、層次化時鐘門控、基于行為的時鐘門控等其他技術(shù)也可以提供額外的功率節(jié)省。門控技術(shù)降低動態(tài)功耗也必須在面積和靜態(tài)功耗上平衡折中。

其中一項標(biāo)準(zhǔn)技術(shù)是將設(shè)計分為大量“電壓島”（圖2）。雖然供電電壓較低的電壓島，其性能也就較差，但其動態(tài)功耗也將大幅降低。

圖2. 多電壓域（multi-Vdd）設(shè)計類型。

在將設(shè)計分為多個電壓島時，信號從一個電壓域到另一個電壓域傳輸必須要插入適當(dāng)?shù)碾妷?a target="_blank">轉(zhuǎn)換器或隔離元件。一個真正有功耗意識的設(shè)計環(huán)境應(yīng)該能夠自動插入這些單元并做好其驗證工作。

由電壓島和降頻技術(shù)所組成的動態(tài)電壓和頻率縮放（DVFS）是最先進(jìn)的一種降低動態(tài)功耗方式。系統(tǒng)可被設(shè)計為各個功能塊按照不同的電壓和頻率組合工作，隨著器件的操作模式變化而變化。這就是為什么多核處理器能具有長待機的電池壽命和高效的按需計算能力的原因。

靜態(tài)功耗

在當(dāng)今的工藝技術(shù)中，不工作時元器件的漏電流是個大問題。這種電流與溫度和開關(guān)閾值成指數(shù)關(guān)系，給功耗優(yōu)化工作帶來了很大困難。

解決靜態(tài)漏電問題的一種方式采用具備多閾值電壓（Vt）元器件的庫，在設(shè)計中一部分使用低閾值晶體管，其它部分則使用高閾值晶體管，不過這只能解決部分問題。其中低閾值晶體管開關(guān)速度較快但漏電流較高、功耗較大；而高閾值晶體則開關(guān)速度較慢但漏電流較低、功耗較小。

還有一種方式是利用高閾值電壓（high-Vt）開關(guān)來有選擇地切斷設(shè)計中未工作部分的電源。利用高閾值電壓開關(guān)來連接全局恒定電源線軌與局部開關(guān)電源線軌，讓局部線軌的電源根據(jù)需要開啟或關(guān)閉，這就提供了對功率門控的細(xì)粒度、中粒度和粗粒度的控制能力（如圖3）。

圖3. 多閾值CMOS晶體管能被用于功率門控，通過提供對局部電源導(dǎo)軌的細(xì)粒度控制從而降低功耗。

不過，所有這些方式都必須與功率分布網(wǎng)絡(luò)設(shè)計工作同步進(jìn)行，而不是在設(shè)計流程后期單獨進(jìn)行。首先，早期線軌分析必須在電源網(wǎng)格還未完成時執(zhí)行，這樣耗能元件才可均勻地分布在芯片中，避免熱點和局部電壓降問題。其次，要有選擇地使用線寬算法來解決電壓降和電遷移問題。當(dāng)然，這些技術(shù)都要求有早期集成化分析。

設(shè)計工具

傳統(tǒng)上，單點的功耗分析和優(yōu)化工具被作為單獨步驟添加到流程中。這些流程要么需要采用多個數(shù)據(jù)庫，要么是將完全不同的數(shù)據(jù)模型組合進(jìn)一個數(shù)據(jù)庫中，不僅帶來了數(shù)據(jù)轉(zhuǎn)換問題，同時也使得數(shù)據(jù)管理工作變得相當(dāng)煩瑣、耗時且容易出錯。

不止如此，更嚴(yán)重的問題還在于，單點工具在布局后修正缺陷的做法極難完成，特別是修正工作還必須手工進(jìn)行時更是如此。且分析和修正工作必須不斷重復(fù)進(jìn)行，可能導(dǎo)致代價昂貴的項目延遲。如果分析工作是設(shè)計流程的其中一個組成部分，那么就能更早地發(fā)現(xiàn)問題，給出解決方案，也就能避免了修正工作。

為什么一款基于單一數(shù)據(jù)模型的集成化流程是必需的呢？DVFS設(shè)計就是一個很好例子。為確保系統(tǒng)在縮放時仍可正常運作，我們需要一種適用于多操作模式和環(huán)境的分析和優(yōu)化的穩(wěn)定集成。隨著當(dāng)今片上系統(tǒng)（SoC）尺寸達(dá)到了1億個門極電路，這種分析和優(yōu)化還必須有效的使用存儲器和降低運行時間。當(dāng)前行業(yè)標(biāo)準(zhǔn)的靜態(tài)時序工具是在多模/多角分析日漸普遍使用前開發(fā)出來的。現(xiàn)在它們的效率越來越低，而且還需額外且昂貴的硬件和資源。為支持1億門、低功耗系統(tǒng)的生產(chǎn)率需求，創(chuàng)新工作勢在必行。

未來

低功耗設(shè)計需求隨著其重要性的日益突顯，正成為一項研究熱點。

通過工藝技術(shù)的變化，靜態(tài)功耗問題得到了一些解決。例如，人們正在開發(fā)可提供近零漏電流和更先進(jìn)細(xì)粒度功率門控技術(shù)的高k（高介電常數(shù)）和金屬柵半導(dǎo)體。

通過異步設(shè)計降低動態(tài)功耗的研究還在持續(xù)進(jìn)行，可能不久我們就能看到回報了。其主要優(yōu)勢是去除了恒定開關(guān)同步時鐘網(wǎng)絡(luò)，從功率、面積和時序角度來看，這能帶來很好效果。遺憾的是，高效并且健壯的自定時邏輯電路的自動生成仍未實現(xiàn)商業(yè)化。 目前應(yīng)用僅僅局限于隔離的功能塊（GALS），外圍使用異步的方式，而內(nèi)部依然使用同步電路。

總結(jié)

只有功耗分析工具全都與實現(xiàn)工具并行運行才是真正的低功耗實現(xiàn)環(huán)境，其中必須包括綜合、布局布線、時鐘樹綜合、提取、時序和信號完整性分析，且它們?nèi)际褂媒y(tǒng)一數(shù)據(jù)模型，可以同時訪問分析結(jié)果。解決方案必須具有可縮放性，能應(yīng)對有著更嚴(yán)格功率要求的更大型設(shè)計，這點至關(guān)重要。