1 概述

隨著數(shù)碼時代的來臨，除了PC外，越來越多的數(shù)碼信息產(chǎn)品正在或即將進入我們的家庭：移動電話、掌上電腦、數(shù)碼相機、GPS等等，這些產(chǎn)品越來越多的使用各種移動微存儲器。這些存儲器中很大部分是快閃存儲器(Flash Memory)。

Flash memory是從EPROM和EEPROM發(fā)展而來的非揮發(fā)性存儲集成電路，其主要特點是工作速度快、單元面積小、集成度高、可靠性好、可重復擦寫10萬次以上，數(shù)據(jù)可靠保持超過10年。國外從80年代開始發(fā)展，到2002年，F(xiàn)lash memory的年銷售額超過一百億美元，并增長迅速，預計到2006年，年銷售額可達126億美元／年。到目前，用于Flash memory生產(chǎn)的技術水平已達0．13μm，單片存儲量達幾千兆。

除大容量存儲器應用外，F(xiàn)lash Memory也大量地替代EPROM、EEPROM嵌入到ASIC、CPU、DSP電路中，如TI公司的TMS320F240系列、TMS280系
列分別含有8K—128K Words的Flash Memory，又如Microchip公司，也推出了內(nèi)嵌Flash Memory的16F系列MCU產(chǎn)品。

Flash Memory電路芯片設計的核心是存儲單元(Cell)設計(包括結構、讀寫擦方式)，外圍電路都是圍繞其設計。因此，我們首先要研究并確定電路中采用的Flash Memory Cell。Flash Memory從結構上大體上可以分為AND、NAND、NOR和DINOR等幾種，現(xiàn)在市場上兩種主要的Flash Memory技術是NOR和NAND結構。

本文分析了NOR和NAND結構的快閃存儲器存儲單元結構及其應用特點，給出了一種適合嵌人的改進型SSI存儲單元結構，并對其的工作原理、性能、組成的存儲器存儲單元陣列、及可靠性設計進行了詳細的分析。

2 存儲單元結構

2．1 NOR存儲單元

快閃存儲器的擦寫技術來源于溝道熱電子發(fā)射(Channel Hot-Electron Injection)與隧道效應(Fowlerordheim)。

NOR結構的Flash memory主要用于存儲指令代碼及小容量數(shù)據(jù)的產(chǎn)品中，目前的單片最高容量為512M，NOR Flash memory產(chǎn)品的主要領導者為Intel公司、AMD公司、Fujitsu公司、ST Microelectronics和公司。

NOR結構的Flash memory采用NOR SGC(Stacked Gate Cell)存儲單元，是從EPROM結構直接發(fā)展而來，非常成熟的結構，采用了簡單的堆疊柵構造。圖1是其結構原理圖。浮柵的充電(寫)是通過傳統(tǒng)的溝道熱電子發(fā)射(CHEI)在漏端附近完成的；浮柵的放電(擦除)在源端通過隧道氧化層的隧道效應來實現(xiàn)。



該結構的特點是單元面積小，同EPROM的面積相當，編程(寫)時間短，在10μs左右，源漏結可以分開優(yōu)化，漏結優(yōu)化溝道熱電子發(fā)射，源結優(yōu)化隧道效應，采用了自對準工藝。

隨著制造技術的進步，存儲單元的特征尺寸越來越小，工作電壓降低，帶來的負面影響是熱電子發(fā)射效率降低，編程時較難工作于4V漏源電壓下。為提高熱電子發(fā)射效率，需要對源結、漏結、溝道摻雜分布進行優(yōu)化1，整體工藝較復雜，編程電流也較大，大約400μA／bit(0．5μm)技術。工藝流程以0．25μm-0．35μm產(chǎn)品為例，采用DPDM制造的快閃存儲器需要23塊Mask版，進行27次光刻。

2．2 隧道效應存儲單元

隧道效應存儲單元是目前快速發(fā)展的快閃存儲器生產(chǎn)技術，在快閃存儲器中一般組成NAND存儲陣列，單元面積小，其工藝較簡單，容量大，成本低，適用于低價格、高容量、速度要求不高的Flash memory客戶用于數(shù)據(jù)存儲；在MP3、PAD、數(shù)碼相機、2．5G及3G無線系統(tǒng)中得到了廣泛的應用。NAND快閃存儲器產(chǎn)品的生產(chǎn)工藝已達到0．13μm，單片電路的存儲容量超過1Gb。

圖2是隧道效應存儲單元結構原理圖，其編程、擦除通過隧道氧化層的隧道效應來實現(xiàn)，類似EEPROM，其優(yōu)點是在編程時可以工作在2．5V的源漏電壓下，功耗低，非常適合非接觸式IC卡，同時NAND陣列的單元面積是NORSGC單元面積的二分之一，適合于大容量集成。



隧道效應存儲單元擦寫工作電壓高，一般要求達到16V-20V，對器件、電路的設計要求高，編程(寫)時間較長，在50μs-100μs，不適合字節(jié)編程，適用于大容量頁編程，像EEPROM一樣，編程時，加在隧道氧化層上電場強度高，存在SILC(stress induced leakage currents)效應，對工藝要求高。

2．3 源側(cè)熱電子發(fā)射(SSI)存儲單元

在九十年代初，報道了SSI(Source-Sidehotelectron Injection)存儲單元，結合了NORSGC單元的快速編程與隧道效應存儲單元編程功耗低的特點，其原理為split-gate concept2，圖3是其編程原理。



SSI存儲單元浮柵的充電(寫)是通過溝道熱電子發(fā)射，在源端附近完成的；浮柵的放電(擦除)在漏端通過隧道氧化層的隧道效應來實現(xiàn)。在編程(寫)過程中由于部分溝道由CG柵(1．5V)控制，改進了NOR SGC單元的編程(寫)電流大、優(yōu)化了溝道熱電子發(fā)射效率，編程時的源漏電壓可低至3．3V。其存在的問題是必須在數(shù)據(jù)線譯碼中使用大量高壓開關，電路設計復雜，溝道熱電子發(fā)射沒有完全優(yōu)化、讀出電流小、工藝也比較復雜。

圖4是我們采用的、也是本文主要討論的改進型SSI結構的存儲單元結構，在存儲單元中增加了編程柵來提高CHEI效率(效率的提高見圖5)。其優(yōu)點有工藝簡單，只要在數(shù)字CMOS邏輯電路的基礎上增加三次光刻(高壓NWELL、高壓MOS管選擇氧化、Fowler-Nordheim N+埋層注人)就能完成整個電路工藝制造，易于嵌入到普通ASIC電路中；Flash Cell源漏電壓在3．3V就能完成編程工作，簡化電路設計；編程速度快，0．5μm Flash Cell源漏電壓在5V的情況下，編程時間優(yōu)于500ns，在3．3V下小于10μs，非常適合嵌人式電路設計。






3 陣列結構與工作原理

3.1 改進型SSI結構存儲單元的工作原理

為實現(xiàn)電路存儲單元的讀寫擦工作，需要設置不同工作電壓，其工作電壓及工作原理見圖6。



單元的編程：在單元的漏源加5V電壓，在編程柵上加12V電壓耦合到浮柵上，控制柵上電壓為1．5V，電子從源端出發(fā)，在CG控制的溝道中加速，產(chǎn)生熱電子，在浮柵下發(fā)射到浮柵上，完成電路的編程，約200個溝道電子可產(chǎn)生一個熱電子。編程后的單元的閾值電壓為2V。

單元的擦除：在單元的漏源加5V電壓，控制柵與編程柵上加-7V電壓耦合到浮柵上，在浮柵與漏端間的隧道氧化層達到一定的電場強度，產(chǎn)生隧道電流，浮柵失去電子完成單元的擦除，擦除時間約0．1s-1．Os，擦除后的單元的閾值電壓為-2V。

數(shù)據(jù)的讀出：在單元的漏源加2V電壓，編程柵電壓為OV，控制柵電壓為2V，由于控制柵與浮柵的耦合率(＜10％)大大低于編程柵與浮柵的偶合率，因此依據(jù)浮柵中電荷的信息經(jīng)小信號放大器讀出存儲的數(shù)據(jù)，我們設計的0．5μm的Cell“1”電平時讀出電流可達70μA。

3．2 存儲單元的陣列結構

我們在電路的設計中采用了VGA(Vietual Ground Array)陣列結構來縮小版圖面積，見圖7，圖8與圖9分別為W0／W1存儲單元的讀寫擦方式。









4 工藝特點

開發(fā)該存儲單元主要目的是用于嵌入到其它ASIC電路中去，因此要求工藝較為簡單，與普通0．5μm CMOS標準工藝兼容性好。我們開發(fā)的工藝包括HVNMOS、HVPMOS器件內(nèi)整體工藝只比普通CMOS電路多三次光刻，分別是高壓NWELL、高壓MOS管選擇氧化與Fowler-Nordheim N+埋層注入，工藝實現(xiàn)、開發(fā)難度低，電路易于集成、嵌入。表2為主要工藝流程，其中黑體部分為在普通CMOS工藝基礎上增加的工藝。

表2 嵌入Flash電路的工藝流程

p-／p+外延片→預氧、長Si3N4→光刻、腐蝕、注入、形成HVNWELL→光刻、腐蝕、注入形成NWELL→去Si3N4、注入形成PWELL→制作有源區(qū)→N管場區(qū)光刻、注入→場氧→Vt調(diào)整→高壓管柵氧→隧道區(qū)選擇光刻→隧道氧化→生長多晶I→多晶I電阻注入→光刻、注人多晶I低阻區(qū)→多晶Ⅱ光刻、腐蝕→擦除潔、HVNMOS DDD光刻、注入→邏輯電路CMOS柵氧→生長多晶Ⅱ→多晶Ⅱ→光刻、腐蝕→P-LDD光刻、注入→N-LDD光刻、注入→P—SD光刻、注入→N-SD光刻、注入→SILICIDE選擇光刻、腐蝕→介質(zhì)生長、平坦化→接觸孔光刻、腐蝕→鋁I布線→介質(zhì)生長、平坦化→通孔光刻、腐蝕→鋁Ⅱ布線→介質(zhì)生長、平坦化→壓焊孔光刻、腐蝕

5 干擾與可靠性

5．1 存儲單元與電路設計的可靠性問題

存儲單元的閾值電壓是擦寫及讀出過程的函數(shù)，因此要優(yōu)化擦寫過程的工作條件，提高工藝質(zhì)量，特別是隧道氧化層、雙多晶內(nèi)氧化層在高場強下的質(zhì)量與壽命，降低氧化層中陷阱(trap)的產(chǎn)生。圖10是0．5μm單元在擦寫循環(huán)后的閾值電壓的變化。



5．2 超擦(Overerase)

超擦NORSGC存儲單元存在的主要問題，由于NOR陣列中的存儲單元沒有選擇管，在字線上所有的存儲單元漏端連在一起，如果在擦除后，某些單元的閾值電壓特別低，在讀出過程中，在非選擇柵壓下(通常為0V)，幾個單元有漏電，則字線上讀不出正確的數(shù)據(jù)(見圖11)，特別是多次擦寫循環(huán)后，增加了閾值電壓的不確定性，因此需要在電路中設計驗證電路。改進型SSI存儲單元由于存在選擇管，未選中的單元選擇管關閉，因此基本上不受超擦漏電的影響。




5．3 軟寫(Soft-Write)

在電路正常工作時，讀在浮柵上存儲有正電荷(“1”電平)的單元，由于有溝道電流，以及在浮柵上有正電壓存在，因此有少量的熱電子發(fā)射，產(chǎn)生軟寫效應，長時間會使工作存儲的信息丟失，為保證電路存儲的信息保存時間超過十年，要對單元正常工作電壓進行優(yōu)化，改進型SSI存儲單元的軟寫結果見圖12，在電路設計中選擇了2V漏源工作電壓，可保證數(shù)據(jù)保存超過十年。



5．4 擦除干擾(Erase Disturb)

當電路中存在Sector擦除，并且不同Sector的單元漏端連接到同一條數(shù)據(jù)線(Bit Line)上時，要考慮到對選定的Sector擦除時，對非選擇Sector的擦除干擾。

擦除干擾有二種形式：一是對選定的Sector擦除時，由于不同Sector的單元漏端連接到同一條數(shù)據(jù)線，非選擇Sector的單元漏源上加有5V電壓，如果單元存在漏電，就會有不希望的熱電子發(fā)射；其二在已擦除的單元的浮柵上存在負電壓，而非選擇Sector的單元漏端上加有5V電壓，因此在隧道氧化層有一定的電場強度，可能引起寄生隧道效應。

我們設計的0．51xm的Cell擦除時間為lsec，擦寫次數(shù)100000次，要考慮的干擾時間為：

Erase Disturb Time=1×100000次=100000秒

解決的方法有：不同的Sector分開設計，不要把單元漏端連接到同一條數(shù)據(jù)線上；在連接到同一條數(shù)據(jù)線上的情況下，要合理設計單元，改進工藝，防止單元漏電，在擦除時將全部的源接5V電平。

5．5 編程干擾(Program Disturb)

由于在同一控制柵或編程柵下單元的控制柵或編程柵是連接在一起的，因此在字節(jié)編程時，會對非選擇的字節(jié)產(chǎn)生編程干擾。在編程時，改進型SSI結構的存儲單元的高壓加在編程柵，編程干擾主要考慮寄生隧道效應，通過合理設計存儲單元與電路來解決。

我們設計的0．5μm的Cell編程時間為300ns，假如同一編程柵下的字節(jié)為X，要考慮的干擾時間為:

Write Disturb Time：250ns×X

6 結束語

我們研究開發(fā)了一個0．5μm的改進型SSI結構的存儲單元，對其性能與可靠性進行了研究，并用該技術設計了64k Flash Memory IP核,達到了滿意的結果。