引言

　　隨著系統(tǒng)時(shí)鐘頻率的提高，時(shí)鐘偏斜和干擾開(kāi)始成為IC工程師重點(diǎn)考慮的問(wèn)題。增大時(shí)序電路的時(shí)鐘頻率，減小時(shí)序電路的容差能提升未來(lái)的系統(tǒng)性能。低偏斜時(shí)鐘緩沖器和鎖相環(huán)時(shí)鐘驅(qū)動(dòng)器將幫助設(shè)計(jì)人員設(shè)計(jì)出速度、偏斜和抗噪性能等指標(biāo)滿足要求的電路系統(tǒng)，但必須將時(shí)鐘電路設(shè)計(jì)為一個(gè)時(shí)鐘系統(tǒng)，考慮時(shí)鐘分步網(wǎng)絡(luò)的各個(gè)方面，包括驅(qū)動(dòng)器、傳輸線路和信號(hào)布線等。

　　時(shí)鐘偏斜

　　時(shí)鐘偏斜定義為在時(shí)鐘分布系統(tǒng)中到達(dá)各個(gè)時(shí)鐘末端（即器件內(nèi)部觸發(fā)器的時(shí)鐘輸入端）的時(shí)鐘相位不一致的現(xiàn)象。如果時(shí)鐘偏斜超過(guò)所允許的最大值，電路的同步可能會(huì)發(fā)生失效。

　　偏斜主要由兩個(gè)因素造成：一是時(shí)鐘源驅(qū)動(dòng)器件的偏差，例如同一個(gè)PLL輸出的不同時(shí)鐘信號(hào)之間的偏斜；另一個(gè)是時(shí)鐘分配網(wǎng)絡(luò)的偏斜

　　。由于時(shí)鐘信號(hào)驅(qū)動(dòng)系統(tǒng)中的大量元件為了達(dá)到同步必須同時(shí)接收到時(shí)鐘信號(hào)，因此它們之間的任何時(shí)間差異都將直接影響系統(tǒng)性能。小的偏斜可以忽略，但大到一定程度就會(huì)嚴(yán)重影響設(shè)計(jì)的時(shí)序，因此需要在設(shè)計(jì)中盡量減小其影響。

　　輸出偏斜也叫做引腳到引腳的偏斜，它是指同一器件上同一躍遷的任何兩個(gè)輸出延時(shí)之間的差值。電子工程設(shè)計(jì)發(fā)展聯(lián)合協(xié)會(huì)（JEDEC）將輸出偏斜定義為單一器件輸出之間的偏斜，該器件的所有驅(qū)動(dòng)輸入應(yīng)連接在一起，輸出部分在同一方向切換，并驅(qū)動(dòng)相同的負(fù)載。目前，高性能時(shí)鐘緩沖器中的常見(jiàn)輸出偏斜約為200ps。器件到器件的偏斜也稱(chēng)為封裝偏斜，被定義為在相同環(huán)境下工作的兩個(gè)或多個(gè)獨(dú)立器件的任何指定輸出之間的傳送延時(shí)之差。其中，相同的環(huán)境指的是相同的輸入信號(hào)、電源電壓、環(huán)境溫度、封裝、負(fù)載等。目前的高性能緩沖器中典型的元件到元件偏斜約為500ps。

　　時(shí)序分析

　　為了保證同步系統(tǒng)的正常運(yùn)行，所有的時(shí)序單元必須在給定的時(shí)鐘周期內(nèi)正常工作。如果時(shí)序單元的總和超出了可用時(shí)間限制，系統(tǒng)就會(huì)發(fā)生故障。進(jìn)行時(shí)序分析能夠確定可能會(huì)占用時(shí)鐘周期的所有因素并評(píng)估這些因素所帶來(lái)的影響，令設(shè)計(jì)者了解其設(shè)計(jì)的電路能夠以多快的速度運(yùn)行，以及當(dāng)前系統(tǒng)還有多大的寬裕度等。

　　使用同步系統(tǒng)基本元件的簡(jiǎn)化設(shè)計(jì)電路如圖1所示。寄存器FF1在時(shí)鐘的每個(gè)上升沿驅(qū)動(dòng)，輸出Q1并將其作為組合邏輯電路C2的輸入信號(hào)。寄存器FF2使用與FF1相同的時(shí)鐘進(jìn)行控制。來(lái)自于組合邏輯電路C2的數(shù)據(jù)必須先于時(shí)鐘到達(dá)，即需要一定的建立時(shí)間；而且必須要持續(xù)足夠的時(shí)間以便使寄存器FF2能夠獲得正確的輸出，即需要一定的保持時(shí)間。