現(xiàn)代空戰(zhàn)中，光電對抗裝備在戰(zhàn)爭中扮演著重要的角色，而紅外偵測與跟蹤系統(tǒng)由于采用的無源探測技術(shù)，因此與雷達等主動探測系統(tǒng)相比具有隱身性強、抗干擾能力好和小型化程度高等優(yōu)點，受到業(yè)內(nèi)的關注。新一代紅外成像導引系統(tǒng)須具備高精度、處理速度快、實時性強且反應時間短等特點，這便要求圖像處理計算機能滿足圖像處理中大數(shù)據(jù)量、復雜運算、實時性強、高傳輸率和穩(wěn)定可靠等要求。文中從工作原理、硬件及軟件3個方面介紹了基于DSP和FPGA芯片的紅外信息數(shù)據(jù)處理系統(tǒng)設計方法。

　　1紅外制導控制系統(tǒng)硬件總體設計

　　紅外信息數(shù)據(jù)處理系統(tǒng)按照功能劃分為兩大板塊，由圖像信息處理板和控制信息處理板組成數(shù)據(jù)處理系統(tǒng)。其紅外制導控制信息數(shù)據(jù)處理系統(tǒng)如圖1所示。圖像信息處理板主要承擔大量的實時圖像信號預處理、圖像信號處理與控制任務;控制信息處理板控制接口信號的采集，跟蹤回路的解算，控制輸出及與飛控計算機等的通訊，同時控制管理模塊也是系統(tǒng)的管理模塊，完成對系統(tǒng)的輸入/輸出操作、同步控制、系統(tǒng)狀態(tài)管理等功能。

　　圖1 紅外信息數(shù)據(jù)處理系統(tǒng)框圖

　　2圖像處理模塊的硬件設計

　　圖像處理模塊的硬件由復位電路、時鐘電路、圖像采集及預處理電路、DSP圖像處理電路、電源轉(zhuǎn)換電路和外部接口等電路組成。組成框圖如圖2所示。

　　圖2 圖像采集單元電路組成

　　2.1圖像采集單元

　　圖像采集單元包括掃描同步接口電路、探測器接口電路、前端調(diào)整電路、A/D轉(zhuǎn)換電路、采樣控制與數(shù)據(jù)整合電路及數(shù)據(jù)緩存（同步雙口）電路等組成。電路組成框圖如圖2所示。掃描同步信號是來自系統(tǒng)中掃描模塊，該信號提供系統(tǒng)時序基準，其信號同步于幀同步信號。掃描同步信號從底板連接器接入。探測器接口電路包括：參考電源、溫度信號、采樣控制信號及2路視頻模擬信號等，以上信號在FPGA內(nèi)部采集電路的控制下，保證每幀圖像數(shù)據(jù)的同步采集。調(diào)整電路將探測器輸出的視頻信號調(diào)整至高速A/D輸入的范圍，差分視頻信號經(jīng)差分驅(qū)動器放大驅(qū)動，其共模輸入電壓為視頻A/D片內(nèi)參考信號（2.5 V）。模擬信號輸入到A/D采用差分輸入方式。視頻A/D主要用于將視頻電路間的模擬信號與數(shù)字信號進行轉(zhuǎn)換。根據(jù)電路整體要求，A/D轉(zhuǎn)換電路需滿足采樣頻率高、功耗低、轉(zhuǎn)換精度高等要求。采樣控制和數(shù)據(jù)緩存電路由FPGA內(nèi)部采樣控制電路完成。數(shù)據(jù)緩存電路由FPGA內(nèi)部雙口存儲器完成，具有高速、可同步及異步讀寫操作等性能。

　　2.2 DSP圖像處理電路

　　DSP圖像處理電路主要包括處理器及外圍配置電路、存儲器電路及與控制板接口通信的McBSP串口電路等。處理器選用TI公司高性能定點 TMS320C641x系列中C6414 GIZA-6E3作為圖像信息處理C6414-6E3，時鐘周期為1.67 ns，內(nèi)部工作時鐘可達600 MHz，最高處理速度可達4 800 MIPS;內(nèi)部存儲器容量8 Mbit;有2個擴展存儲器接口，EMIFA為64 bit，EMIFB為16 bit，EMIFA的總線頻率可達133 MHz，最大可尋址空間為1280 MB;內(nèi)核工作電壓為1.4 V，工作溫度可達-40~105℃。其完成紅外成像制導導引頭圖像組合、分割與增強、模板匹配、背景處理、目標提取和目標跟蹤等主處理算法。

　　FPGA預處理單元是圖像信息處理板上另一個核心部件，采用Xilinx公司Vertex-II系列中的XC2V2000-FG676來實現(xiàn)。 XC2V2000具有200萬門的規(guī)模，內(nèi)部的存儲資源有1 Mbit的Select RAM，336 kbit的Distributed RAM，IO管腳資源達到408個，8個DCM.FPGA預處理單元設計由視頻采集控制與數(shù)據(jù)整合單元、視頻采集緩沖和主處理緩沖雙口存儲器、預處理單元、圖像輸出子卡數(shù)據(jù)傳輸接口控制、串行SPI接口控制器、LVDS數(shù)字視頻輸出接口、訪問DSP/HPI接口的主機控制電路等部分組成。另外，圖像信息處理板的FPGA配置可實現(xiàn)外場在線配置功能。

　　存儲器電路包括Flash、FPGA內(nèi)部同步雙口兩種存儲器?？膳cC6414的（EMIF外部存儲器接口，C64有2條總線EMIFA與 EMIFB）連接，在使用時需通過DSP/BIOS對EMIF總線進行配置，確定訪問時序。圖像信息處理板上有2片F(xiàn)lash資源分別屬于DSP和 FPGA，其中屬于FPGA的Flash保存的是板上控制代碼，屬于DSP的Flash除用以存儲模塊BOOT程序，還可對用戶應用程序進行存儲。為了采用從并方式配置FPGA，將其所屬Flash連接在C6414的EMIFB異步BANK CE0，采用異步的讀寫信號;為支持C6414從ROM引導的機制，DSP所屬Flash連接至C6414的EMIFB異步BANK CE1采用異步的讀寫信號。雙口存儲器主要用于存儲幀圖像數(shù)據(jù)，在圖像信息處理板的FPGA上配置了雙口存儲器。應用中可通過FPGA設計配置同步或異步雙口存儲器與C6414實現(xiàn)數(shù)據(jù)交換，容量按圖像幀大小可配置為16 kbit×16 bit，也可配置16位或32位訪問方式。圖像信息處理板上雙口存儲器連接在C6414的EMIFA同步BANK ACE0空間，可配置同步方式或異步方式。

　　3控制信息處理模塊的硬件設計

　　控制信息處理板由處理器、時鐘及復位電路、存儲器、數(shù)字脈沖計數(shù)與邏輯控制電路、模數(shù)轉(zhuǎn)換A/D電路和指示燈電路組成。如圖3所示。

　　控制信息處理板信號處理器采用 TMS320F2812，由30 MHz晶體提供輸入工作時鐘，16位總線寬度，可訪問128 kW的片上程序存儲空間和64 kW的數(shù)據(jù)存儲空間，具有三級外部中斷。時鐘電路采用外部晶振為F2812提供30 MHz的時鐘輸入，由內(nèi)部PLL電路配置F2812工作時鐘為120 MHz，外部總線工作時鐘為60 MHz.復位電路由本板的LDO電源轉(zhuǎn)換器輸出，復位輸入經(jīng)CPLD的邏輯控制均產(chǎn)生控制信息處理板DSP的復位?？刂菩畔⑻幚戆逯饕幸韵麓鎯ζ髋渲茫篎2812片內(nèi)存儲器包括：18 kW的SARAM、128 kB的Flash、4kB的Boot Rom.片外存儲空間包括：512kB的SRAM、1 kB的飛控計算機雙口存儲空間、3路數(shù)字脈沖計數(shù)電路的數(shù)據(jù)寄存器及板上2片A/D轉(zhuǎn)換器的數(shù)據(jù)端口地址等。

　　可編程邏輯CPLD電路完成控制信息處理板的3路數(shù)字脈沖計數(shù)、復位電路和譯碼邏輯等，譯碼邏輯由F2812的外部存儲器片選信號和高位地址線一并通過邏輯譯碼產(chǎn)生訪問A/D芯片及與飛控模塊接口的片選信號。

　　CPLD實現(xiàn)對3路數(shù)字脈沖信號進行計數(shù)測頻的原理是;將3路數(shù)字脈沖信號經(jīng)CPLD測頻電路對脈沖信號進行計數(shù)處理后，通過軟件編程由F2812定時讀取。

　　2片A/D轉(zhuǎn)換器實現(xiàn)9路模擬量輸入的模數(shù)轉(zhuǎn)換，A/D電路見圖4.系統(tǒng)輸入9路差分交流模擬信號，這9路模擬信號需使用差分運放調(diào)整至0~+5 V，同時輸入到A/D轉(zhuǎn)換器，采樣時鐘由CPLD控制。

　　4軟件功能設計

　　圖像控制信息處理系統(tǒng)結(jié)構(gòu)復雜、接口繁多。因篇幅限制，僅對驗證其是否滿足成像導引系統(tǒng)和目標信號處理系統(tǒng)指標要求的BIT測試方法作了簡要介紹。A/D測試選用數(shù)字化FFT方法進行，F(xiàn)lash和RAM類的測試用讀寫比較片內(nèi)空間數(shù)據(jù)完成判斷，接口類測試通過硬件接口從外部輸入模擬信號后運行軟件對運算結(jié)果進行閾值判斷實現(xiàn)，圖像數(shù)據(jù)傳輸率測試通過EMIF總線與FPCA內(nèi)部的同步雙口RAM配置為主從式測試回路方法而實現(xiàn)。而BIT測試結(jié)果則通過RS422接口轉(zhuǎn)RS232接口，連接PC機顯示。測試結(jié)果顯示直觀，局部電路出現(xiàn)故障易于定位。

　　5結(jié)束語

　　文中針對彈載計算機紅外圖像信息處理的需求，以DSP（TMS320C6414）處理器+FPGA（XC2V2000-FG676）為核心開發(fā)了數(shù)據(jù)處理系統(tǒng)，進行了軟硬件設計。經(jīng)測試結(jié)果表明，該系統(tǒng)具有較強的處理能力，調(diào)試方便，在發(fā)生硬件故障時易于定位。