在圖2中，系統(tǒng)主要包括時(shí)鐘發(fā)生器、脈沖速率發(fā)生器、脈沖發(fā)生器和疊加器（包括n位寄存器、n個(gè)與邏輯和n個(gè)或邏輯）4個(gè)單元。時(shí)鐘發(fā)生器主要對(duì)系統(tǒng)時(shí)鐘進(jìn)行分頻產(chǎn)生基準(zhǔn)脈沖;脈沖速率發(fā)生單元主要產(chǎn)生每單位時(shí)間輸出的脈沖數(shù)，即脈沖輸出速率單元，以及在里面完成加減速的判斷等功能;疊加單元主要將來(lái)自脈沖速率發(fā)生器的每單位時(shí)間脈沖數(shù)存儲(chǔ)在n位的寄存器中，然后完成和n種互不重疊的脈沖疊加的過(guò)程。

圖3為本設(shè)計(jì)在QuartusII中的仿真波形，值得說(shuō)明的是為加快仿真速度，仿真前對(duì)某些參數(shù)進(jìn)行過(guò)修改。

圖3 ?仿真波形

2.2、DDA直線插補(bǔ)在FPGA中的實(shí)現(xiàn)

如果所選取的脈沖當(dāng)量足夠小，函數(shù)的積分運(yùn)算就變成了變量的求和運(yùn)算，則用求和運(yùn)算來(lái)代替積分運(yùn)算所引起的誤差可以不超過(guò)容許的數(shù)值。這樣，可以采取2個(gè)寄存器（被積函數(shù)寄存器Jv和余數(shù)寄存器Jr）和1個(gè)全加器Q構(gòu)成數(shù)字積分器。比值積分法取累加次數(shù)等于終點(diǎn)坐標(biāo)值中最大的1個(gè)，如進(jìn)行累加運(yùn)算，則該坐標(biāo)累加和每次皆為1，每次皆發(fā)一個(gè)進(jìn)給脈沖，作為進(jìn)給脈沖。從而使每次的進(jìn)給速度達(dá)到最大且均勻，所以加工的效率、加工的質(zhì)量都大為提高。比值積分法直線插補(bǔ)邏輯框圖如圖4所示。

圖4 比值積分法直線插補(bǔ)邏輯

DDA直線插補(bǔ)在QuartusII中的仿真波形圖如圖5所示。插補(bǔ)起點(diǎn)為（0，0），終點(diǎn)為（20，9）的直線。

圖5中x，y為輸入，D為累加寄存器，D1為溢出脈沖，D2為余數(shù)寄存器。xpp，ypp為輸出脈沖。將插補(bǔ)的結(jié)果與實(shí)際圖形比較如圖6所示。

圖5 ?仿真波形

放起點(diǎn)坐標(biāo)Yq和Xq。插補(bǔ)過(guò)程中，每當(dāng)Y軸溢出一個(gè)脈沖，JVx應(yīng)修正為JVx+1;而每當(dāng)X軸溢出一個(gè)脈沖，JVy應(yīng)修正為JVy-1。當(dāng)圓弧由起點(diǎn)S（Xq，Yq）移動(dòng)到終點(diǎn)E（Xe，Ye）時(shí)，X積分器JVx中的Y值將由Yq變?yōu)閅e，Y積分器JVy中的X值將有Xq變?yōu)閄e。對(duì)于修正過(guò)程中，加減1的取值要根據(jù)不同的曲線所在的象限和走向來(lái)決定。

圖6 ?插補(bǔ)結(jié)果與實(shí)際直線的比較