CSI-2針對攝像頭,規(guī)定了主機與外設的通信數(shù)據(jù)包格式。MIPI Rx支持RAW10/RAW12/RAW14格式的像素數(shù)據(jù)解析。
CSI-2的數(shù)據(jù)包有兩種:長幀和短幀。無論是長幀還是短幀,幀的開頭都是ST,幀的結(jié)尾都是ET。此外,長幀的ST之后還有包頭(PH),ET之前還有包尾(PF)。在兩次HS傳輸過程之間,插入的是LP狀態(tài),一般是LP11等Control狀態(tài),當然也可以進入Escape狀態(tài)進行LPDT或者進入UPLS。

LPS:Low Power State,封包之間的spacing間距。
ST:Start of Transmission(SoT),封包的起始信號,一般為低速轉(zhuǎn)換為高速的暫態(tài)信號。
ET:End of Transmission(EoT),封包的結(jié)束信號,一般為高速轉(zhuǎn)換為低速的暫態(tài)信號。
PH:Packet Header,32bit表示,封包的標頭。
PF:Packet Footer,16bit表示,封包的結(jié)尾。
長幀結(jié)構(gòu)

數(shù)據(jù)標識(DI) :1個字節(jié)。包括VC和DT兩部分數(shù)據(jù),具體結(jié)構(gòu)會在下文中介紹。
數(shù)據(jù)計數(shù)(WC) :2個字節(jié)。從PH結(jié)尾到PF起始位置中間的填充數(shù)據(jù)的長度,單位為字節(jié)。接收端通過WC來判斷包的結(jié)尾位置。
錯誤檢測(ECC) :1個字節(jié)。采用Hamming Code的方式,用來糾正PH中一位的錯誤或者發(fā)現(xiàn)兩位的錯誤。
數(shù)據(jù)填充(0~65535 字節(jié)) :長度=WC*8bits。對數(shù)據(jù)內(nèi)容沒有任何限制。
檢驗和(CS):2個字節(jié)。CHECKSUM采用CCITT的16-bit的CRC校檢,即x16+x12+x5+x0。CRC只能檢測出一個或者多個錯誤,并不能糾正錯誤。
DI、WC、ECC共同構(gòu)成PH,Checksum單獨構(gòu)成PF。
請學員登錄服務器查看景芯SoC的設計中,WC的位寬是多少?請debug:

數(shù)字電路中經(jīng)典設計:多條通信數(shù)據(jù)Lane Merging設計實現(xiàn)
數(shù)字電路中經(jīng)典設計:多條通信數(shù)據(jù)Lane Distribution實現(xiàn)


【景芯SoC培訓營使命】:讓每個人都能獨立設計一顆自己的MCU芯片!
【全網(wǎng)唯一】景芯SoC是一款用于芯片全流程培訓的低功耗ISP圖像處理SoC,采用低功耗RISC-V處理器,內(nèi)置ITCM SRAM、DTCM SRAM,集成包括MIPI、ISP、CNN、QSPI、UART、I2C、GPIO、百兆以太網(wǎng)等IP,采用SMIC40工藝設計流片。

培訓數(shù)據(jù)包括SoC前端設計、DFT設計、低功耗UPF設計、布局布線,提供服務器供大家實踐!帶你從算法、前端、DFT到后端全流程參與SoC項目設計。更多內(nèi)容,請報名登錄服務器實踐,工程數(shù)據(jù)分割為如下三個部分。

圖像處理的數(shù)據(jù)通路

景芯SoC的CRG設計

一鍵式完成C代碼編譯、仿真、綜合、DFT插入、形式驗證、布局布線、寄生參數(shù)抽取、PT分析、DRC/LVS、后仿真、形式驗證、功耗分析等全流程。升級后的芯片設計工程V2.0 flow如下:
SoC一鍵式執(zhí)行flow

MIPI DPHY+CSI2解碼

數(shù)字電路中經(jīng)典設計:多條通信數(shù)據(jù)Lane Merging設計實現(xiàn)
數(shù)字電路中經(jīng)典設計:多條通信數(shù)據(jù)Lane Distribution實現(xiàn)




UPF低功耗設計
全芯片UPF低功耗設計(含DFT設計)

芯片的版圖設計V1.0

芯片的版圖設計V2.0

低功耗設計的DRC/LVS,芯片頂層的LVS非常具有挑戰(zhàn)性!業(yè)界獨一無二的經(jīng)驗分享。

CNN圖像識別

支持手寫數(shù)字的AI識別:

仿真結(jié)果:仿真識別上圖7、2、1、0、4、1、4、9

CPU啟動指令分析

編輯:黃飛
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