引言

英國的XMOS Semiconductor公司推出了一種全新的控制器件：事件驅(qū)動多核心處理器（以后簡稱XCore處理器）。憑借一種叫作軟件化芯片（Software Defined Silicon）的新技術(shù)，XMOS提出了一種革命性的電子設(shè)計方法：硬件設(shè)計軟件化。通過軟件設(shè)計，可以使用XCore處理器實現(xiàn)以前需要通過FPGA，ASIC實現(xiàn)的硬件性能。這種新的處理器集RISC CPU的效率、DSP的性能和FPGA的靈活性于一體。

1 XCore處理器的基本構(gòu)架

圖1為XCore處理器的基本框架圖。如圖所示，每個處理器（以XS1-G4為例）有4個內(nèi)核（XCore），XCore之間通過一種稱之為X-link的技術(shù)連接，可以實現(xiàn)XCore之間的數(shù)據(jù)通信。XCore內(nèi)部有豐富的硬件資源：8 KB的OTP ROM，64 KB的RAM，10個計算器，6個時鐘模塊，7個同步單元和4個硬件鎖。除此之外，XCore最特別的是具有8個硬件線程和32個通道端（Channel Ends）以及1個事件驅(qū)動管理器。每個硬件線程具有獨立的專有寄存器組，同時可以訪問所在核內(nèi)的共享硬件資源。

通道（Channel）是線程之間通信的主要方式，一個通道可以連接幾個通道端。這樣，使用各個通道端的硬件線程就可以相互通信了。通道可以在不同的Xcore之間建立，依托強大的X-link功能，甚至不同處理器之間的線程也可以通過通道進(jìn)行通信。

2 XCore處理器特點

2．1 硬件多線程技術(shù)

硬件多線程技術(shù)是XCore處理器能夠硬件設(shè)計軟件化的關(guān)鍵。有別于傳統(tǒng)的操作系統(tǒng)實現(xiàn)的多線程，硬件多線程是通過特有的硬件單元來調(diào)度。每個硬件線程的時間片精確到1個時鐘周期（對應(yīng)于處理器工作在400 MHz主頻的情況下，就是2．5 ns）。傳統(tǒng)的操作系統(tǒng)分配給線程的時間片都是在ms級。線程調(diào)度的實時性保證了多個硬件線程可以組成高性能的處理流水線。每個Xcore擁有8個硬件線程，如果這個8個線程全部運行，在400 MHz的CPU主頻的情況下，理論上可以組成一條8級的主頻為50 MHz的流水線；如果處理器內(nèi)的4個XCore全部運行，則可以組成4條這樣的并行流水線。這足以完成大部分中低性能的FPGA實現(xiàn)的功能。

2．2 多功能智能IO模塊

多功能智能IO模塊是XCore處理器的另一大特色，該模塊可以對IO數(shù)據(jù)進(jìn)行處理，然后再將數(shù)據(jù)緩存后送CPU內(nèi)核處理，這樣，可以減輕IO操作對CPU內(nèi)核的負(fù)擔(dān)。使得流水線設(shè)計瓶頸可以緩解。設(shè)計者可以適當(dāng)延長處理流水線每一級的長度，使得軟件設(shè)計更加靈活，功能更加強大。

多功能智能IO模塊具有以下幾個功能：端口寬度可編程；帶時鐘、片選的IO接口；可編程時序IO接口；序列化IO接口；可編程FIFO緩存接口；可編程條件IO接口。靈活運用這些功能，可以輕易的實現(xiàn)MII，ULPI等高速總線接口。

2．3 事件驅(qū)動運算

相對于操作系統(tǒng)管理下的軟件線程，XCore處理器的硬件線程具有同樣的靈活性。每個硬件線程可以被阻塞，當(dāng)硬件線程被阻塞時處于睡眠狀態(tài)，它所占用的時鐘周期可以釋放給其他的硬件線程。舉個例子，如果某個XCore以400MHz的工作頻率運行8個線程，那么每個硬件線程的實際工作頻率是50 MHz。當(dāng)其中4個線程被阻塞時，剩下的4個硬件線程的工作頻率就能夠提升到100MHz。當(dāng)線程被阻塞時，需要等待指定的事件將它喚醒，這些事件可以由定時器、智能IO模塊和線程之間通信的通道產(chǎn)生。基于事件驅(qū)動運算的機制，可以極大地減少XCore處理器的功耗并顯著地提升XCore處理器的效能。

3 實例介紹

串口服務(wù)器是在工業(yè)控制領(lǐng)域經(jīng)常用到的一類設(shè)備，其作用是實現(xiàn)UART與以太網(wǎng)之間的協(xié)議轉(zhuǎn)換，下面給出了3個不同的設(shè)計方案：采用通用嵌入式CPU實現(xiàn)的設(shè)計方案；采用FPGA實現(xiàn)的設(shè)計方案；以及采用XCore處理器設(shè)計方案，如圖2所示。

這3個方案比較類似，基本上都是單核心處理芯片加外圍接口芯片的SOC解決方案。不同的是，第1個方案的處理核心是集成了以太網(wǎng)MAC和UART的通用處理器。第2個方案的處理核心是FPGA器件。第3個方案的處理核心是XCore處理器。

第1個方案的優(yōu)點是設(shè)計起來容易、功能靈活；在通用嵌入式CPU上運行操作系統(tǒng)，使用標(biāo)準(zhǔn)的TCP／IP協(xié)議和UART協(xié)議，能夠?qū)崿F(xiàn)各種復(fù)雜的控制功能。缺點也很明顯：CPU內(nèi)部集成的串口有限，一般只能實現(xiàn)不超過4個串口的串口服務(wù)器；實時性差、由于軟件處理能力有限，當(dāng)串口數(shù)據(jù)流量較大時，CPU會來不及處理，只能將數(shù)據(jù)放入緩存，待CPU空閑時處理。這樣導(dǎo)致數(shù)據(jù)轉(zhuǎn)發(fā)的延遲增大。

第2個方案的優(yōu)點是擴展能力強、實時性高；由于FPGA具有硬件可編程的特點，理論上器件內(nèi)部可以實現(xiàn)任意個數(shù)目的串口（實際受所選FPGA器件容量大小的影響）。FPGA采用硬件流水線處理串口數(shù)據(jù)轉(zhuǎn)以太網(wǎng)數(shù)據(jù)，因此，數(shù)據(jù)處理的速度很快，基本上不產(chǎn)生延遲，實時性好。這種方案的缺點是：設(shè)計難度比較大，需要獲得授權(quán)使用以太網(wǎng)MAC和UART的IP模塊，并且需要設(shè)計控制模塊來協(xié)調(diào)各個接口，然后進(jìn)行系統(tǒng)級的仿真和測試，整個設(shè)計開發(fā)周期長、設(shè)計難度大；靈活性差，功能不強。由于采用硬件實現(xiàn)的機制，F(xiàn)PGA只能實現(xiàn)簡單的底層網(wǎng)絡(luò)報文，無法實現(xiàn)TCP／IP等高層次的網(wǎng)絡(luò)協(xié)議轉(zhuǎn)發(fā)。同樣，一些諸如流量控制、報文路由、IP管理之類的功能也無法實現(xiàn)。這樣、導(dǎo)致這個方案的可用性以及可維護(hù)性差。

第3個方案綜合了2個方案的優(yōu)點并彌補了它們的不足。首先，XCore處理器的IO管腳像FPGA一樣是可以編程設(shè)計的。設(shè)計者可以分配足夠多的管腳給UART。使用標(biāo)準(zhǔn)XCore處理器函數(shù)庫，每個UART模塊需要1個硬件線程來實現(xiàn)，每個以太網(wǎng)MAC模塊需要4個硬件線程來實現(xiàn)。這樣，使用4個核的Xcore處理器，可以實現(xiàn)具有16個串口的串口服務(wù)器。除實現(xiàn)UART和以太網(wǎng)MAC需要的20個硬件線程外，處理器內(nèi)還剩下12個硬件線程的資源，這些硬件線程可以用來運行TCP／IP協(xié)議，還可以用來實現(xiàn)流量控制、報文路由、IP管理等諸多功能。由于XCore處理器具有實時多線程的特點，能夠保證處理IO數(shù)據(jù)的硬件線程實時運行，從而保證了數(shù)據(jù)轉(zhuǎn)發(fā)的實時性。同時，XCore處理器設(shè)計屬于軟件編程的范疇，使用C語言就可以方便地實現(xiàn)各種控制管理功能，這使得開發(fā)周期縮短，開發(fā)難度降低。

4 結(jié)語

從上面的研究分析、實例介紹可以看出：相對于傳統(tǒng)的控制器件，XCore處理器具有優(yōu)異的性能和充分的靈活性，很適合用在一些對處理器功能要求多、實時性要求高的場合。同時，XCore處理器采用C語言編程的特點可以使開發(fā)難度以及開發(fā)周期大大降低，再考慮到XCore處理器豐富的硬件資源，采用XCore處理器的硬件設(shè)計軟件化方案是一種能夠廣泛應(yīng)用的低成本、高效率解決方案。

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