數(shù)字FIR濾波器實例

　　有限脈沖響應(yīng)（FIR）濾波器是一種使用最廣的數(shù)字信號處理元件。設(shè)計人員使用濾波器來改變數(shù)字信號的幅度或頻譜，通常用于隔離或突出樣本數(shù)據(jù)頻譜中的特定區(qū)域。從這個角度說，可以把濾波器視為信號的預(yù)處理方式。在典型的濾波器應(yīng)用中，輸入數(shù)據(jù)樣本通過小心同步的數(shù)學(xué)運算與濾波器系數(shù)相結(jié)合（這取決于濾波器的類型和實現(xiàn)策略），隨后數(shù)據(jù)樣本進入下一個處理階段。如果數(shù)據(jù)源和目的地都是模擬信號，則數(shù)據(jù)樣本必須首先通過A/D轉(zhuǎn)換器，而結(jié)果則必須饋送給D/A轉(zhuǎn)換器。

　　最簡單的FIR濾波器類型采用一系列的延遲元件、乘法器和加法器樹或加法器鏈來實現(xiàn)。

　　下面的等式是單通道FIR濾波器的數(shù)學(xué)表達式：

　　該等式中的各項分別代表輸入樣本、輸出樣本和系數(shù)。假設(shè)S為連續(xù)的輸入樣本流，Y為經(jīng)濾波后產(chǎn)生的輸出樣本流，那么n和k則對應(yīng)特定的瞬時時間。這樣，若要計算時間n時的輸出樣本Y（n），則需要一組在N個不同時間點的樣本，即：S（n）、S（n-1）、s（n-2）、…s（n-N+1）。將這組N個輸入樣本乘以N個系數(shù)并求和，便可得出最終結(jié)果Y。

　　圖2是一個簡單的31抽頭FIR濾波器（長度N=31）的方框圖。

　　圖2：長度為31抽頭的FIR濾波器。

　　在選擇濾波器的理想長度和系數(shù)值時，有多種設(shè)計工具可供使用。其目的是通過選擇適當(dāng)?shù)膮?shù)來實現(xiàn)所需的濾波器性能。參數(shù)選擇最常用的設(shè)計工具是MATLAB。一旦選定了濾波器參數(shù)，就可以用數(shù)學(xué)等式實現(xiàn)。

　　實現(xiàn)FIR濾波器的基本步驟包括：對輸入數(shù)據(jù)流采樣；在緩沖區(qū)組織輸入樣本，以便讓每個捕捉到的樣本與每項濾波器系數(shù)相乘；讓每個數(shù)據(jù)樣本與每項系數(shù)相乘，并累加結(jié)果；輸出濾波結(jié)果。

　　使用“相乘累加法”在處理器上實現(xiàn)FIR濾波器的典型C語言程序，如下列代碼所示：

　　/*

　　*捕捉輸入數(shù)據(jù)樣本

　　*/

　　datasample=input（）;

　　/*

　　*將新數(shù)據(jù)樣本裝入緩沖器

　　*/

　　S［n］=datasample;

　　/*

　　*將每個數(shù)據(jù)樣本與每項系數(shù)相乘并累加結(jié)果

　　*/

　　y=0;

　　for（i=0;i{

　　y+=k［i］*S［（n+i）%N］;

　　}

　　n=（n+1）%N;

　　/*

　　*輸出濾波結(jié)果

　　*/

　　output（y）;

　　圖3所示的實現(xiàn)方案被稱為相乘累加或MAC型實現(xiàn)方案。這基本上就是用傳統(tǒng)的DSP處理器實現(xiàn)濾波器的方法。采用內(nèi)核時鐘速率為1.2GHz的典型DSP處理器并以這種方式實現(xiàn)的31抽頭FIR濾波器的最高性能約為9.68MHz，或最大的輸入數(shù)據(jù)率為968MS/s。

　　圖3：用傳統(tǒng)DSP實現(xiàn)的MAC。

　　而FPGA提供了許多不同的實現(xiàn)和優(yōu)化選擇。如果需要高資源效率的實現(xiàn)，MAC引擎法則相當(dāng)理想。還是以31抽頭濾波器為例來說明濾波器規(guī)范對所需邏輯資源的影響，這種實現(xiàn)方案的方框圖如圖4所示。

　　圖4：采用FPGA實現(xiàn)的MAC引擎FIR濾波器。

　　這種設(shè)計需要存儲器存儲數(shù)據(jù)和系數(shù)，可以混合采用FPGA內(nèi)部的RAM和ROM。RAM用于存儲數(shù)據(jù)樣本，故而采用循環(huán)的RAM緩沖器實現(xiàn)。字的數(shù)量與濾波器抽頭數(shù)相等，位寬按樣本大小設(shè)置。ROM用于存儲系數(shù)。在最糟糕的情況下，字的數(shù)量與濾波器抽頭的數(shù)量相等，但如果存在對稱，則可以減少字的數(shù)量。位寬必須足以支持最大的系數(shù)。因為數(shù)據(jù)樣本和系數(shù)數(shù)據(jù)都隨每個周期改變，所以需要全乘法器。累加器負(fù)責(zé)將產(chǎn)生的結(jié)果累加起來。因為隨著濾波器采集數(shù)據(jù)，累加器的輸出會隨每個時鐘周期改變，所以需要捕捉寄存器。當(dāng)全套N個樣本完成累加后，輸出寄存器負(fù)責(zé)捕捉最終結(jié)果。

　　如果采用MAC模式，DSP48則非常適用，因為DSP48 Slice內(nèi)含輸入寄存器、輸出寄存器和加法器單元。實現(xiàn)31抽頭MAC引擎需要的資源包括一個DSP48、一個18kb塊RAM（block RAM）和9個邏輯片。另外，還需要一些邏輯片用于采樣、系數(shù)地址生成和控制。如果FPGA內(nèi)置有600MHz的時鐘，則在一個-3速度等級的Xilinx 7系列器件中，該濾波器能夠以19.35MHz或1，935MS/s的輸入采樣速率運行。

　　如果系統(tǒng)規(guī)范需要更高性能的FIR濾波器，則可采用并行結(jié)構(gòu)來實現(xiàn)。圖5顯示了直接I型實現(xiàn)方案的方框圖。

　　圖5：采用FPGA實現(xiàn)的直接I型FIR濾波器。

　　直接I型濾波器結(jié)構(gòu)能夠在FPGA中實現(xiàn)最高性能。這種結(jié)構(gòu)（通常也被稱作脈動FIR濾波器）采用流水線和加法器鏈，使DSP48 Slice發(fā)揮出最高性能。輸入饋送到用作數(shù)據(jù)樣本緩沖器的級聯(lián)寄存器；每個寄存器向DSP48提供一個樣本，然后乘以對應(yīng)的系數(shù)；加法器鏈存儲部分乘積，然后依次相加，從而得到最終結(jié)果。

　　這種設(shè)計無需外部邏輯電路支持濾波器，并且該結(jié)構(gòu)可擴展用于支持任意數(shù)量的系數(shù)。因為沒有高扇出的輸入信號，所以這種結(jié)構(gòu)能夠?qū)崿F(xiàn)最高性能。實現(xiàn)31抽頭FIR濾波器僅需要31個DSP48邏輯片。如果FPGA內(nèi)置有600MHz的時鐘，則在一個-3速度等級的Xilinx 7系列器件中，該濾波器能夠以600MHz或600MS/s的輸入采樣速率運行。

　　從這個實例可以清晰地看出，F(xiàn)PGA不僅在性能上顯著超越了傳統(tǒng)的數(shù)字信號處理器，而且要求的時鐘速率也顯著降低（因此，功耗也顯著降低）。

　　這個實例只反映了采用PFGA實現(xiàn)FIR濾波器的兩種技術(shù)。為了充分利用數(shù)據(jù)采樣率規(guī)范，可對該器件進行進一步定制，此時，數(shù)據(jù)采樣率可在連續(xù)MAC運算極值和全并行運算極值之間任取。用戶還可考慮在包括對稱系數(shù)、插值、抽選、多通道或多速率的資源利用和性能方面進行更多的權(quán)衡取舍。Xilinx CORE Generator或System Generator實用工具可以幫助用戶充分發(fā)掘這些設(shè)計變量和技術(shù)。