時(shí)序
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介紹
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點(diǎn)擊“時(shí)序報(bào)告”按鈕，彈出時(shí)序報(bào)告選項(xiàng)對話框。點(diǎn)擊“OK”選擇默認(rèn)設(shè)置，即可顯示每個時(shí)鐘域的總體狀況以及其中的最差路徑。這樣可以生成按時(shí)鐘組分類的圖形化報(bào)告，最差路徑顯示在報(bào)告的頂端。展開結(jié)果視圖查看所有路徑，雙擊一條路徑查看路徑的詳細(xì)情況以及建立時(shí)間或者保持時(shí)間分析裕量的計(jì)算方法。
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時(shí)序交叉跟蹤
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也可以選擇一條路徑，點(diǎn)擊鼠標(biāo)右鍵，選擇生成時(shí)序路徑的原理圖，也可以跨區(qū)域查詢路徑的 RTL 源代碼。
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實(shí)現(xiàn)
在后實(shí)現(xiàn)階段點(diǎn)擊“實(shí)現(xiàn)視圖”加載設(shè)計(jì)，讀取最終網(wǎng)表，布局布線數(shù)據(jù)庫以及與實(shí)現(xiàn)結(jié)果匹配的最終約束。這是設(shè)計(jì)的最終階段，您可以得到最準(zhǔn)確的分析結(jié)果。注意器件詳細(xì)視圖顯示很多綠色區(qū)域，這代表器件使用的走線資源。
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資源利用率
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與后綜合階段一樣，我們可以生成用圖形顯示的資源利用報(bào)告，用以反映實(shí)現(xiàn)狀態(tài)，按資源類型或者邏輯層次結(jié)構(gòu)劃分。
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時(shí)序
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現(xiàn)在我們將運(yùn)行時(shí)序報(bào)告，就像我們在后綜合階段所做的一樣。不過現(xiàn)在不需要估算網(wǎng)絡(luò)延遲，而是使用布局布線設(shè)計(jì)的實(shí)際延遲。我們可以利用內(nèi)存實(shí)時(shí)運(yùn)行靜態(tài)時(shí)序分析，不需要從磁盤讀取報(bào)告文件。這樣能夠提供強(qiáng)大的互動查詢功能，還可以根據(jù)“假設(shè)”場景添加約束。
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器件視圖交叉跟蹤
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展開時(shí)序結(jié)果報(bào)告，發(fā)現(xiàn)有不滿足時(shí)序的地方，我們需要對這些不滿足時(shí)序的地方進(jìn)行研究。雙擊一條路徑，彈出詳細(xì)的路徑跟蹤窗口。轉(zhuǎn)到器件視圖，放大器件，查看選中單元的布局布線，觀察器件的哪些區(qū)域受到了影響。
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路徑詳情
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回到路徑跟蹤窗口，可以注意到源時(shí)鐘和目的時(shí)鐘不同，意味著這是一條跨時(shí)鐘路徑。而且我知道這兩個時(shí)鐘域彼此獨(dú)立，也就是說不能同時(shí)處于激活狀態(tài)，但是我忘記了添加約束來對其進(jìn)行恰當(dāng)?shù)呐渲?/strong>。約束語言采用行業(yè)標(biāo)準(zhǔn)的 SDC (Synopsys Design Constraints)。
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假設(shè)加約束
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打開約束編輯器，添加set_clock_group命令，將兩個時(shí)鐘設(shè)置為彼此邏輯獨(dú)立。然后重新運(yùn)行時(shí)序報(bào)告，可以立刻看到時(shí)序圖有很大改善。請注意，我無需重新運(yùn)行實(shí)現(xiàn)過程就能看到修改約束后的結(jié)果。我剛剛加入約束文件的約束將在下次運(yùn)行時(shí)參與整個運(yùn)行過程。
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功耗
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現(xiàn)在來看一下設(shè)計(jì)的功耗情況。點(diǎn)擊“電源報(bào)告”圖標(biāo)，彈出電源分析對話框。選擇所有默認(rèn)選項(xiàng)，點(diǎn)擊“運(yùn)行”，我將得到設(shè)計(jì)的靜態(tài)功耗和動態(tài)功耗報(bào)告圖。
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????? 柱狀圖
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展開報(bào)告，可以看到有關(guān) IO、內(nèi)核動態(tài)功耗以及器件靜態(tài)功耗的柱狀圖。還可以將其展開，按層級查看資源利用詳情，明確設(shè)計(jì)的哪個部分動態(tài)功耗最高。
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比特流產(chǎn)生 總結(jié)
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當(dāng)然可以從實(shí)現(xiàn)結(jié)果生成比特流，下載并編程到器件上。
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上面就是 Vivado 集成設(shè)計(jì)環(huán)境的簡單使用介紹，它是賽靈思面向7系列器件的新一代工具套件。Vivado 在編譯時(shí)間、設(shè)計(jì)效率和使用便利性方面實(shí)現(xiàn)了革命性改進(jìn)。謝謝。
年內(nèi)，需要部分可重配置功能的用戶用戶還需要繼續(xù)使用 ISE。
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Vivado 綜合技術(shù)與賽靈思綜合技術(shù) (XST) 有何不同？
Vivado 綜合技術(shù)基于經(jīng)業(yè)界驗(yàn)證的 ASIC 綜合技術(shù)，能擴(kuò)展適應(yīng)于極大型設(shè)計(jì)。它可支持 SystemVerilog、SDC、TCL 等，并采用 Vivado共享的可擴(kuò)展數(shù)據(jù)模型支持整個流程的交叉探測。
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新工具與 ISE 間能否支持項(xiàng)目的移植？
ISE 項(xiàng)目瀏覽器和 PlanAhead 項(xiàng)目能移植到 Vivado IDE，但 Vivado 項(xiàng)目無法移植到 PlanAhead。除約束文件，包括源文件列表在內(nèi)的所有其它項(xiàng)目設(shè)置均能進(jìn)行傳輸。客戶必須創(chuàng)建賽靈思設(shè)計(jì)約束 (XDC) 格式的約束條件，并將其單獨(dú)添加到項(xiàng)目中。
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Vivado IP 集成器為什么優(yōu)于 Altera 的 QSys？
設(shè)計(jì)人員可利用 Vivado 以圖形的形式創(chuàng)建 IP 系統(tǒng)，或利用 TCL、參數(shù)傳遞、Vivado 仿真和 ChipScope 集成等，專門針對調(diào)試設(shè)計(jì)。從實(shí)現(xiàn)工具（報(bào)告、布局規(guī)劃、原理圖）返回 IPI的交叉探測可加速融合，這也是一大優(yōu)勢。
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Vivado 仿真器與 ISim 有什么不同？
Vivado 仿真器采用全新的引擎，緊密集成于 Vivado IDE 中。該引擎的速度比 ISim 快 3 倍，而占用的存儲器容量卻僅為一半。它完全集成于 Vivado IDE，能夠通過 TCL 更好地控制仿真器操作。
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Vivado 仿真器能否使舊版架構(gòu)設(shè)計(jì)符合 7 系列要求？
一般說來，賽靈思建議用戶采用原生架構(gòu)。不過 Vivado 支持舊版架構(gòu)的程度與 ISE 針對所有 Virtex 級別器件的支持相同。
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Vivado 仿真器是否支持 VHDL 和 Verilog 的時(shí)序仿真？
Vivado 僅為 Verilog 的時(shí)序仿真提供支持。但是 Vivado 可為 Verilog 和 VHDL 以及混合語言提供功能仿真支持。
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Vivado 為什么不支持 VHDL 時(shí)序仿真？
VHDL 時(shí)序仿真是基于 VITAL 的仿真，該標(biāo)準(zhǔn)速度很慢，限制性較大，且已長期未進(jìn)行更新。
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客戶能否用 Mentor、Synopsys、Cadence 和 Aldec 編譯賽靈思仿真庫？
可以。Vivado 設(shè)計(jì)套件可提供名為 compxlib 的 TCL 命令以編譯仿真庫。
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Vivado 仿真器是否支持 SystemVerilog 或硬件協(xié)仿真？
我們計(jì)劃在今后發(fā)布的軟件版本中為二者提供支持。

賽靈思vivado設(shè)計(jì)套件專題:http://m.makelele.cn/topic/tech/vivado/