上次博文簡要分析了人們研究使用FPGA來進(jìn)行工業(yè)控制的驅(qū)動力，并介紹了FPGA器件與開發(fā)工具。隨著器件成本的降低和器件性能的上升，F(xiàn)PGA必將在工業(yè)控制領(lǐng)域發(fā)揮更大的作用。甚至可以大膽猜想，也許有一天，各種攜帶有PowerPC、ARM甚至是DSP+FPU的FPGA芯片將徹底取代各種單片機(jī)、DSP等搭建的控制核心，成為工業(yè)控制核心領(lǐng)域的“巨無霸”。好了說了這么多，進(jìn)入正題，本次主要就整個控制系統(tǒng)的建模與設(shè)計(jì)方法進(jìn)行總體分析。同時希望朋友們可以一起思考，為什么老外做的東西經(jīng)常可以具有創(chuàng)新性、前瞻性，為什么老外要在具體設(shè)計(jì)之上的高度討論各種“設(shè)計(jì)方法學(xué)（methodologies）”呢？愿我們可以首先跳出具體的細(xì)節(jié)，高屋建瓴地把握整個設(shè)計(jì)的核心，保證大方向，然后再進(jìn)行具體實(shí)現(xiàn)。
傳統(tǒng)意義上講，世界各地的工程師們都需要通過建模來描述系統(tǒng)的功能。在CAD功能不完善時，實(shí)際系統(tǒng)中的各個模塊都需要被單獨(dú)設(shè)計(jì)；這常常涉及到各種不同的CAD工具和不同的軟件平臺，甚至使得現(xiàn)有設(shè)計(jì)本身需要在多個不同的軟硬件環(huán)境下完成開發(fā)（例如編程、仿真、綜合、布線、燒寫、制版）。隨著CAD工具的完善與硬件描述語言的進(jìn)展，傳統(tǒng)設(shè)計(jì)中功能描述與實(shí)際硬件實(shí)現(xiàn)間的差距正在逐漸縮小。系統(tǒng)級的建模語言 (例如 Handel-C和System-C) 和HDL語言 (例如VHDL, Verilog) 使得系統(tǒng)的模型描述和電子設(shè)計(jì)可以同時在同一個開發(fā)環(huán)境下實(shí)現(xiàn)；這種方法得到了各種主要計(jì)算機(jī)工程輔助設(shè)計(jì)平臺的支持。然后就可使用綜合工具把這些設(shè)計(jì)轉(zhuǎn)換成針對各種硬件平臺的網(wǎng)表。
這種整體的、系統(tǒng)級的針對電子系統(tǒng)進(jìn)行開發(fā)與設(shè)計(jì)的思想，最終歸納為“自頂向下（top–down）”的設(shè)計(jì)方法：首先，設(shè)計(jì)者需要對把自己的設(shè)計(jì)意圖進(jìn)行抽象級的建模；然后通過反復(fù)的迭代、驗(yàn)證，對設(shè)計(jì)進(jìn)行必要的修正，直至完成這個系統(tǒng)的具體設(shè)計(jì)。當(dāng)然，僅僅完成設(shè)計(jì)是遠(yuǎn)遠(yuǎn)不夠的；在設(shè)計(jì)之初，就應(yīng)該考慮到如何建立并完成一個測試系統(tǒng)，以證明我們的設(shè)計(jì)是正確無誤的。隨著設(shè)計(jì)的逐步完成，硬件描述語言也已給出了整個復(fù)雜的、具體的數(shù)字系統(tǒng)的描述, 然后便可使用測試環(huán)境依照最初的設(shè)計(jì)目標(biāo)對所完成的系統(tǒng)進(jìn)行檢驗(yàn)。測試在對硬件或?qū)嶋H實(shí)現(xiàn)進(jìn)行投資之前完成，從而提高了可靠性，并避免了因具體設(shè)計(jì)失敗而造成的損失。用復(fù)雜電子系統(tǒng)整體建模的術(shù)語來講，系統(tǒng)級的建模語言具備以下的優(yōu)勢：
1)可以在同一個獨(dú)一無二的設(shè)計(jì)環(huán)境中，同時考慮工程系統(tǒng)的模型(功能/行為描述) 與具體的電子硬件設(shè)計(jì)，并得到一系列CAD平臺的廣泛支持；
2)具有處理所有的抽象層次的能力；在電子控制器設(shè)計(jì)的各個階段，都可對整體的模型進(jìn)行仿真，并進(jìn)行有針對性的片上系統(tǒng)實(shí)現(xiàn)；
3)快速的系統(tǒng)實(shí)現(xiàn)與相對較短的上市時間；
4)易于對人工智能進(jìn)行硬件實(shí)現(xiàn)；
5)根據(jù)可重用的現(xiàn)代設(shè)計(jì)原則，產(chǎn)生通用的、可重用的模型或設(shè)計(jì)模塊。
仿真結(jié)果對模型的行為驗(yàn)證是極其有價值的；但是在許多場合下，特別是決定投資并生產(chǎn)ASIC之前，仍然需要對控制器進(jìn)行硬件驗(yàn)證才能提供所需要的信息。最便宜且最快速的設(shè)計(jì)并驗(yàn)證優(yōu)化的數(shù)字控制器的方法就是，搭建一個包含可重復(fù)編程器件的原型機(jī)（樣機(jī)），比如FPGA。這縮短了糾正任何設(shè)計(jì)問題的時間，并保證設(shè)計(jì)在永久的ASIC實(shí)現(xiàn)之前已經(jīng)不含錯誤。原型機(jī)同樣可以用來對系統(tǒng)的其它組件進(jìn)行硬件測試。這種基于原型機(jī)的開發(fā)環(huán)境同樣可以方便實(shí)現(xiàn)一種現(xiàn)代的，被成為硬件在回路測試（HIL）的方法。HIL使用基于硬件在回路的仿真系統(tǒng)，把被測電路的輸出反饋到輸入，并產(chǎn)生需要被反饋給被測電路做為輸入的信號，從而允許對硬件電路的有效測試。這些信號與被HIL仿真系統(tǒng)代替并實(shí)時運(yùn)行的子系統(tǒng)的輸出類似。例如，Celoxica 公司的DK4設(shè)計(jì)套裝，就允許使用Handel-C (與C語言類似的高級語言) 對一個電子系統(tǒng)進(jìn)行功能建模。 Handel-C 根據(jù)具體的硬件目標(biāo)，對設(shè)計(jì)進(jìn)行編譯，產(chǎn)生電子設(shè)計(jì)交換格式（EDIF）的輸出（在設(shè)計(jì)過程中我們會發(fā)現(xiàn)，Synplify Pro 完成綜合過程之后即輸出符合 ISE 格式的 EDIF 網(wǎng)表）。Xilinx的布局與布線工具將EDIF格式轉(zhuǎn)換成具體的電路布線, 從而允許快速將包含F(xiàn)PGA的硬件開發(fā)板付諸硬件實(shí)現(xiàn)。編譯器還可以產(chǎn)生HDL格式的代碼，以便和SoC設(shè)計(jì)中的其他硬件組件進(jìn)行結(jié)合。平臺抽象層的應(yīng)用程序編程接口（API）提供了在不同的PLD/FPGA/ASIC 硬件目標(biāo)平臺上無需再對設(shè)計(jì)進(jìn)行修正的可移植性。因此，Handel-C 可以被用作編程工具，然后使用Xilinx 的集成開發(fā)環(huán)境進(jìn)行實(shí)時FPGA分析。整體建模方法結(jié)合HDL語言、 FPGA器件和有效的仿真與評價手段，在新型的、復(fù)雜的經(jīng)典/神經(jīng)/模糊等各種工業(yè)控制器的設(shè)計(jì)中表現(xiàn)出了巨大的優(yōu)勢。下面一篇博客日志中將講述一下基于FPGA的工業(yè)控制器設(shè)計(jì)原則。