時(shí)鐘延遲（Clock Latency）

FPGA內(nèi)部時(shí)鐘通常由外部時(shí)鐘源提供，經(jīng)過(guò)PLL/MMCM生成內(nèi)部所用時(shí)鐘。從時(shí)鐘源比如晶振或者上游芯片經(jīng)過(guò)板級(jí)走線到FPGA的專用時(shí)鐘管腳，這個(gè)過(guò)程必然有板級(jí)走線延遲；由create_clock定義的時(shí)鐘端口到同步原件的時(shí)鐘端口也必然有延遲。這兩類延遲共同構(gòu)成了時(shí)鐘延遲，前者為時(shí)鐘源延遲（Source Latency），后者為時(shí)鐘網(wǎng)絡(luò)延遲（Network Latency)。兩者的關(guān)系如下圖所示。

對(duì)于時(shí)鐘網(wǎng)絡(luò)延遲，Vivado為自行分析計(jì)算。對(duì)于時(shí)鐘源延遲，可通過(guò)set_clock_latency來(lái)定義。如下Tcl腳本所示。
# Minimum source latencyvalue for clock sysClk (for both Slow and Fast corners)
set_clock_latency -source-early 0.2 [get_clocks sysClk]
# Maximum source latencyvalue for clock sysClk (for both Slow and Fast corners)
set_clock_latency -source -late 0.5 [get_clocks sysClk]

時(shí)鐘的不確定性（Clock Uncertainty）

我們先看一下時(shí)鐘不確定性的計(jì)算公式，如下圖紅色方框所示，在Vivado中打開(kāi)時(shí)序路徑，選中其中的Clock Uncertainty后面的數(shù)據(jù)，點(diǎn)擊即可出現(xiàn)明確的計(jì)算公式。

這個(gè)公式表明，時(shí)鐘的不確定性主要的構(gòu)成因素為時(shí)鐘抖動(dòng)，包括輸入抖動(dòng)（Input Jitter）和系統(tǒng)抖動(dòng)（System Jitter）。時(shí)鐘抖動(dòng)的具體概念可形象地用如下圖表示，時(shí)鐘周期為10ns的理想的時(shí)鐘上升沿應(yīng)該在0ns，緊鄰之的下降沿應(yīng)該在5ns，但因?yàn)槎秳?dòng)，上升沿可能會(huì)出現(xiàn)在0.1ns，下降沿出現(xiàn)在5.1ns。
在Vivado中可通過(guò)set_clock_uncertainty來(lái)設(shè)定時(shí)鐘的不確定性。如下Tcl腳本所示。
set_clock_uncertainty-setup 0.213 [get_clocks wbClk]
set_clock_uncertainty-hold 0.167 [get_clocks wbClk]

設(shè)定時(shí)鐘的不確定性的一個(gè)好處是可以在時(shí)序分析時(shí)時(shí)序過(guò)約束，而避免直接修改時(shí)鐘周期。