摘要：針對(duì)大容量固態(tài)存儲(chǔ)器中數(shù)據(jù)錯(cuò)“位”的問題，目前大多采用軟件ECC 模型進(jìn)行檢錯(cuò)和糾錯(cuò)，但這勢(shì)必會(huì)極大地影響存儲(chǔ)系統(tǒng)的讀寫性能?；贓CC 校驗(yàn)原理，提出一種并行硬件ECC 模型，并采用FPGA 實(shí)現(xiàn)。仿真分析和實(shí)驗(yàn)結(jié)果表明:該模型不僅具有良好的糾錯(cuò)能力，而且顯著地提高了存儲(chǔ)系統(tǒng)的讀寫性能。

由于NAND Flash 生產(chǎn)工藝的局限性，芯片在數(shù)據(jù)存儲(chǔ)或傳輸過程中偶爾會(huì)發(fā)生“位”翻轉(zhuǎn)現(xiàn)象，需要進(jìn)行必要的檢錯(cuò)和糾錯(cuò)。常用的數(shù)據(jù)檢驗(yàn)方法有奇偶校驗(yàn)和CRC 校驗(yàn)等［1］。但NAND Flash 出錯(cuò)時(shí)一般不會(huì)造成整個(gè)塊( block) 或是頁( page) 全部出錯(cuò)，而是其中1 位或幾位出錯(cuò)，故在NAND Flash處理中常采用專用的ECC( Error Checking and Correcting)校驗(yàn)。

傳統(tǒng)的ECC 校驗(yàn)方法一般采用軟件實(shí)現(xiàn)，這雖然復(fù)雜度低，易于實(shí)現(xiàn)工程應(yīng)用，但由于每次讀寫NAND Flash 時(shí)都需要進(jìn)行ECC 校驗(yàn)操作，大量的計(jì)算校驗(yàn)工作帶來龐大的軟件開銷，直接導(dǎo)致存儲(chǔ)系統(tǒng)的讀寫性能下降。

本文基于高速大容量固態(tài)存儲(chǔ)器的硬件結(jié)構(gòu)［2］，結(jié)合NAND Flash 整頁讀寫訪問的特點(diǎn)［3］，采用FPGA 邏輯進(jìn)行了硬件方式的設(shè)計(jì)與實(shí)現(xiàn)，提出了一種并行硬件ECC 模型，將ECC 校驗(yàn)和數(shù)據(jù)讀寫同時(shí)并行實(shí)現(xiàn)，既保證了數(shù)據(jù)的可靠性，又顯著地提高了存儲(chǔ)系統(tǒng)的讀寫性能。

1 軟件ECC 模型

ECC 校驗(yàn)［4，5］是在奇偶校驗(yàn)的基礎(chǔ)上發(fā)展而來的，它將數(shù)據(jù)塊看作一個(gè)矩陣，利用矩陣的行、列奇偶信息生成ECC 校驗(yàn)碼。它能夠檢測(cè)并糾正1 位錯(cuò)誤和檢測(cè)2 位錯(cuò)誤，克服了傳統(tǒng)奇偶校驗(yàn)只能檢出奇數(shù)位出錯(cuò)、校驗(yàn)碼冗長及不能糾錯(cuò)的局限性。

如圖1 所示，傳統(tǒng)軟件ECC 模型的工作機(jī)理是:當(dāng)應(yīng)用程序需要寫數(shù)據(jù)時(shí)，文件系統(tǒng)首先作相應(yīng)的處理，然后根據(jù)待寫的數(shù)據(jù)生成ECC 校驗(yàn)碼，接著將數(shù)據(jù)和ECC 校驗(yàn)碼移入數(shù)據(jù)緩沖區(qū)( 硬件Buffer) 中，最后向硬件控制器發(fā)起寫命令，將數(shù)據(jù)寫入NANDFlash 芯片。讀操作的過程剛好逆向執(zhí)行。

2 并行ECC 模型設(shè)計(jì)與實(shí)現(xiàn)

2. 1 并行ECC 模型設(shè)計(jì)思想

在軟件ECC 模型中，首先ECC 校驗(yàn)操作帶來龐大的軟件開銷，直接導(dǎo)致存儲(chǔ)系統(tǒng)的讀寫性能下降。其次向NAND Flash 芯片寫入或者讀取數(shù)據(jù)都是以頁為單位進(jìn)行的。本文基于這兩點(diǎn)原因，提出了并行硬件ECC 模型( 簡稱并行ECC 模型) ，如圖2 ( b) 所示。一方面，ECC 校驗(yàn)改由硬件實(shí)現(xiàn)，減輕了軟件開銷; 另一方面，讀寫數(shù)據(jù)頁和ECC 校驗(yàn)并行執(zhí)行的巧妙設(shè)計(jì)提高了讀寫效率。

2. 2 并行ECC 模型實(shí)現(xiàn)

2. 2. 1 FPGA 邏輯結(jié)構(gòu)
大容量固態(tài)存儲(chǔ)器以FPGA 為控制核心，由多片NAND Flash 構(gòu)成存儲(chǔ)陣列，采用PCI 接口實(shí)現(xiàn)數(shù)據(jù)的高速傳輸。FPGA 作為大容量存儲(chǔ)器的控制核心，主要有三大部分: PCI 核，NAND Flash 主控制器和ECC 功能模塊，如圖3 所示。采用Xilinx ISE 自帶的PCI 核可以實(shí)現(xiàn)與CPU 端的通信和高速傳輸。NAND Flash 主控制器主要實(shí)現(xiàn)對(duì)NAND Flash 芯片的塊擦除、頁讀取、頁編程、ID 讀取、狀態(tài)查詢和復(fù)位等命令的時(shí)序操作。ECC 功能模塊完成ECC 碼生成，錯(cuò)誤檢測(cè)，上報(bào)校驗(yàn)信息等工作。

FPGA 邏輯設(shè)計(jì)不僅要考慮NAND Flash 芯片對(duì)于塊擦除、頁讀取、頁編程等操作的時(shí)序要求和以頁為單位進(jìn)行讀寫訪問的特點(diǎn)，還要保證ECC 功能模塊能夠正確地檢錯(cuò)糾錯(cuò)。

2. 2. 2 ECC 功能模塊
ECC 功能模塊串接在NAND Flash 主控制器和NAND Flash 芯片之間，捕獲讀寫信號(hào)和數(shù)據(jù)。通過
置位或復(fù)位相應(yīng)的寄存器來使能和禁止ECC 校驗(yàn)功能，不需要工作時(shí)ECC 功能模塊直接將收到的信號(hào)傳給NAND Flash，需要工作時(shí)截取主控制器的控制信號(hào)，加上自己的操作后再傳給NAND Flash。ECC 功能模塊可以細(xì)分為ECC 有限狀態(tài)控制邏輯、ECC 校驗(yàn)碼生成模塊和ECC 錯(cuò)誤定位模塊三部分。

ⅰ) 校驗(yàn)碼生成模塊
NAND Flash 在讀寫數(shù)據(jù)的時(shí)候是以頁為單位進(jìn)行的，結(jié)合ECC 校驗(yàn)算法，將每頁前4 kB 大小的數(shù)據(jù)區(qū)分為8 組512 字節(jié)的數(shù)據(jù)塊，每組對(duì)應(yīng)3 個(gè)字節(jié)的奇偶校驗(yàn)碼。根據(jù)送入的地址和數(shù)據(jù)，ECC校驗(yàn)碼生成模塊中8 個(gè)3 字節(jié)大小的寄存器將相應(yīng)地更新奇偶校驗(yàn)值，最終生成ECC 校驗(yàn)碼。

ⅱ) 錯(cuò)誤定位模塊
當(dāng)NAND Flash 進(jìn)行讀操作時(shí)，讀出的前4 kB數(shù)據(jù)將會(huì)被ECC 校驗(yàn)碼生成模塊重新計(jì)算ECC值。最后24 字節(jié)將會(huì)被錯(cuò)誤定位模塊移位存入ECC 存儲(chǔ)值寄存器中，與ECC 校驗(yàn)碼生成模塊新生成的ECC 計(jì)算值進(jìn)行比較，判斷是否有數(shù)據(jù)位發(fā)生錯(cuò)誤，并將錯(cuò)誤類型和位置存入錯(cuò)誤信息寄存器中。

ⅲ) 有限狀態(tài)控制邏輯
ECC 有限狀態(tài)控制邏輯控制整個(gè)ECC 功能模塊的工作時(shí)序，同時(shí)根據(jù)當(dāng)前的狀態(tài)信息輸出狀態(tài)信號(hào)。對(duì)于寫操作，如圖4 ( a) 所示，總線上傳輸前4 kB 數(shù)據(jù)時(shí)，ECC 功能模塊捕獲數(shù)據(jù)同時(shí)計(jì)算ECC校驗(yàn)碼，當(dāng)主控制器傳完前4 200 字節(jié)后，ECC 功能模塊接管數(shù)據(jù)總線，將其生成的ECC 校驗(yàn)碼傳入NAND Flash 中。對(duì)于讀操作，與寫操作類似，如圖4( b) 所示，也以整頁為單位進(jìn)行。數(shù)據(jù)一邊由NAND Flash 傳入主控器的數(shù)據(jù)緩存區(qū)中，ECC 功能模塊一邊計(jì)算ECC 校驗(yàn)碼。傳完前4 200 字節(jié)后，與頁尾24 字節(jié)ECC 存儲(chǔ)值比較檢錯(cuò)。如果有錯(cuò)，NAND Flash 主控制器就向ECC 功能模塊發(fā)起查錯(cuò)周期，必要時(shí)根據(jù)錯(cuò)誤信息進(jìn)行糾錯(cuò)。ECC 功能模塊只處理由NAND Flash 主控制器發(fā)起的讀、寫和查錯(cuò)三種命令，對(duì)于其他命令，則直接傳給NAND Flash 芯片。

3 并行ECC 模型仿真驗(yàn)證與分析

3. 1 時(shí)序仿真與功能驗(yàn)證

FPGA 邏輯設(shè)計(jì)階段，要先通過仿真來分析時(shí)序是否滿足芯片要求，ECC 校驗(yàn)功能是否運(yùn)行正確。在ModelSim 中調(diào)用NAND Flash 主控制器模塊和ECC 功能模塊并將其實(shí)例化，產(chǎn)生時(shí)鐘和復(fù)位信號(hào)以及讀寫請(qǐng)求，形成仿真波形，對(duì)ECC 功能進(jìn)行驗(yàn)證。圖5 為并行ECC 模型讀操作的部分時(shí)序波形，傳完前4 200 字節(jié)后，錯(cuò)誤定位模塊正在進(jìn)行比較檢錯(cuò)。

FPGA 邏輯設(shè)計(jì)完成之后，要通過測(cè)試程序來驗(yàn)證功能:
①讀寫數(shù)據(jù)時(shí)FPGA 邏輯能否正確生成ECC 校驗(yàn)碼;
②遇到數(shù)據(jù)有誤時(shí)，能否正確地檢錯(cuò)和糾錯(cuò)。

3. 2 性能測(cè)試與分析

由于并行硬件ECC 模型既要考慮ECC 校驗(yàn)，又要滿足NAND Flash 讀寫時(shí)序，開發(fā)難度較大，本文在前期先實(shí)現(xiàn)了串行硬件ECC 模型( 如圖2 ( a)所示) ，經(jīng)充分驗(yàn)證之后，復(fù)用相關(guān)模塊，進(jìn)而實(shí)現(xiàn)了并行硬件ECC 模型。

為驗(yàn)證本文模型的可行性，本文分別對(duì)軟件ECC 模型、串行硬件ECC 模型和并行硬件ECC 模型做系統(tǒng)性能測(cè)試。

硬件平臺(tái): 以FPGA 為控制核心的大容量固態(tài)存儲(chǔ)器。

軟件環(huán)境: VxWorks 5. 5 操作系統(tǒng)、Datalight 公司的FlashFX Pro 3. 3 設(shè)備管理驅(qū)動(dòng)和Reliance 3. 2文件系統(tǒng)。

測(cè)試方法: 在上述3 種模型對(duì)應(yīng)的系統(tǒng)中分別創(chuàng)建一個(gè)文件，寫入1 GB 大小的特定數(shù)據(jù)，測(cè)試各模型的讀寫速率。

如圖6 所示，測(cè)試結(jié)果表明: 在保證數(shù)據(jù)可靠性的前提下，并行硬件ECC 模型的讀寫性能均要明顯優(yōu)于其它二者，且較之軟件ECC 模型，并行硬件ECC 模型讀/寫速率均提高到2 倍多，極大地改善了系統(tǒng)的讀寫性能。

4 總結(jié)

本文首先通過分析傳統(tǒng)ECC 數(shù)據(jù)校驗(yàn)方法，結(jié)合NAND Flash 整頁讀寫特性，提出了一種并行硬件ECC 模型。該模型具有每512 字節(jié)能夠檢測(cè)并糾正1 位錯(cuò)誤和檢測(cè)出2 位錯(cuò)誤的校驗(yàn)?zāi)芰?，可以有效地保證大容量固態(tài)存儲(chǔ)器在其生命周期內(nèi)數(shù)據(jù)的可靠性和安全性。進(jìn)而，針對(duì)NAND Flash 芯片對(duì)于塊擦除、頁讀取、頁編程及復(fù)位等操作的時(shí)序要求和以頁為單位進(jìn)行讀寫訪問的特點(diǎn)，采用FPGA 邏輯實(shí)現(xiàn)了并行硬件ECC 模型。最后通過時(shí)序仿真、功能驗(yàn)證和性能測(cè)試，證明了該模型的有效性和可行性。