２．３　控制模塊
控制器本質(zhì)上是如圖２所示的一個(gè)五狀態(tài)的有限狀態(tài)機(jī)。InstrF為其初始狀態(tài)，即取指令狀態(tài)。Slot0和Slot1為執(zhí)行狀態(tài)，Slot0＿Ｍ 和Slot1＿Ｍ 為訪存狀態(tài)。Slot0與Slot0＿Ｍ 對(duì)應(yīng)于低８位指令地執(zhí)行與訪存，Slot1與Slot1＿Ｍ 對(duì)應(yīng)于高８位指令地執(zhí)行與訪存。

處理器在InstrF狀態(tài)訪存取出16位數(shù)據(jù)后進(jìn)入Slot0狀態(tài)，先判斷數(shù)據(jù)的最高位是否為１：若為１，則最高位被解釋為call指令，低15位經(jīng)邏輯左移１位后作為子程序地址，執(zhí)行子程序調(diào)用后下一狀態(tài)進(jìn)入InstrF；若為０，則執(zhí)行低８位指令．如果低８位指令為單周期指令，下一狀態(tài)進(jìn)入Slot1執(zhí)行高８位指令；如果低８位指令為雙周期指令，下一狀態(tài)進(jìn)入Slot０＿Ｍ 進(jìn)行訪存，訪存結(jié)束后下一狀態(tài)進(jìn)入Slot１執(zhí)行高８位指令。

處理器在進(jìn)入Slot1狀態(tài)后，執(zhí)行高８指令．如果高８位指令為單周期指令，下一狀態(tài)進(jìn)入InstrF繼續(xù)取指令；如果高８位為雙周期指令，下一狀態(tài)進(jìn)入Slot1＿Ｍ 訪存，訪存結(jié)束后下一狀態(tài)進(jìn)入InstrF繼續(xù)取指令。

在InstrF狀態(tài)可以響應(yīng)外部中斷．如果此時(shí)檢測(cè)到中斷請(qǐng)求信號(hào)intreq為高電平，則給出中斷響應(yīng)信號(hào)intack，并且將中斷向量intvec送入ＰC，下一狀態(tài)依然為InstrF狀態(tài)。

２．４　堆棧實(shí)現(xiàn)
本文設(shè)計(jì)的堆棧處理器包含兩個(gè)硬件支持的堆棧：數(shù)據(jù)堆棧和返回堆棧．由于所有指令都是對(duì)這兩個(gè)堆棧的操作，因此堆棧的實(shí)現(xiàn)方式對(duì)于堆棧處理器的效率和性能是至關(guān)重要的．堆棧的實(shí)現(xiàn)不僅要最大程度上避免溢出，還要保證在訪問(wèn)時(shí)能夠非常高效。

２．４．１　堆棧溢出問(wèn)題
關(guān)于硬件堆棧溢出問(wèn)題存在多種解決方法，主要有：請(qǐng)求式單元素堆棧管理器、頁(yè)式堆棧管理以及
聯(lián)合Cache等．其實(shí)Charles Ｈ.Ｍoore曾經(jīng)做過(guò)統(tǒng)計(jì)，在典型的堆棧程序執(zhí)行過(guò)程中，當(dāng)堆棧深度超過(guò)32時(shí)，幾乎所有的程序都不會(huì)發(fā)生堆棧溢出問(wèn)題。因此堆棧處理器WISC和EP32直接將堆棧深度設(shè)置為256，以求完全避免堆棧溢出問(wèn)題。

相對(duì)于采用其他硬件方式來(lái)避免溢出問(wèn)題，直接增加堆棧深度更加簡(jiǎn)單有效，因此本文論述的處理器直接將堆棧存儲(chǔ)器深度設(shè)置為32（不包括棧頂寄存器在內(nèi)）．這對(duì)于一般的應(yīng)用已經(jīng)足夠，由于是采用FPGA實(shí)現(xiàn)，在需要的情況下可以很方便地將堆棧深度增加。

２．４．２　指令的單周期堆棧操作
指令集中的很多指令，如ｓｗａｐ和ｒｏｔ指令，需要同時(shí)操作堆棧的兩個(gè)甚至三個(gè)棧頂元素．如果采用普通的堆棧存儲(chǔ)器，想同時(shí)訪問(wèn)棧頂?shù)亩鄠€(gè)元素，就需要訪問(wèn)堆棧多次，這樣那些需要操作多個(gè)棧頂元素的指令在執(zhí)行時(shí)需要耗費(fèi)多個(gè)周期．這對(duì)于堆棧處理器將是極大的性能損失。

因此，為了保證所有指令的堆棧操作都能夠在單周期內(nèi)完成，在堆棧設(shè)計(jì)上采用了圖１中所示的棧頂寄存器加堆棧存儲(chǔ)器的方式．對(duì)于數(shù)據(jù)堆棧，由于在最多的情況下（ｒｏｔ指令的執(zhí)行）需要同時(shí)訪問(wèn)棧頂?shù)娜齻€(gè)元素，因此設(shè)置了三個(gè)棧頂寄存器Ｔ、Ｎ１和Ｎ２．這樣數(shù)據(jù)堆棧的真正棧頂元素就是Ｔ，而不是堆棧存儲(chǔ)器的棧頂元素．返回堆棧的設(shè)計(jì)與此類似，設(shè)置了一個(gè)棧頂寄存器Ｒ。

３　仿真與綜合

本文設(shè)計(jì)采用Verilog進(jìn)行RTL級(jí)描述，仿真軟件為ModelSimＳＥ6.5Ｃ，綜合軟件為SynplifyPro9.6.1，目標(biāo)芯片為Xilinx公司的Virtex-５ XC5VLX110T。

３．１　仿真分析
圖３中給出了２．２．１節(jié)中的乘法程序的仿真波形圖，圖中state與nextstate信號(hào)給出了有限狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移情況；instr_exec表示當(dāng)前正在執(zhí)行的指令；Ｉ與ＰＣ則分別為指令寄存器與程序計(jì)數(shù)器；Ｔ、Ｎ１和Ｎ２為數(shù)據(jù)堆棧的三個(gè)棧頂寄存器；result表示ALU的運(yùn)算結(jié)果。

從圖中可以看出，在70～110ns，執(zhí)行了兩條lit指令（指令編碼為40Ｈ），這兩條指令將乘數(shù)與被乘數(shù)003Ｈ與0011Ｈ壓入數(shù)據(jù)堆棧．在這之后開(kāi)始執(zhí)行２．２．１節(jié)中給出的乘法運(yùn)算程序．在120～130ｎs，執(zhí)行了一條litc（指令編碼為50Ｈ）指令，將00Ｈ擴(kuò)展為0000Ｈ 壓入數(shù)據(jù)堆棧．此時(shí)，可以查看堆棧寄存器Ｔ、Ｎ１和Ｎ２里的內(nèi)容分別為0000Ｈ、0011Ｈ和0003Ｈ．在140～370ns期間連續(xù)執(zhí)行了16條mpp完成在mpp指令操作后的一些堆棧清理操作．最后，在第400ns時(shí)查看數(shù)據(jù)堆棧的棧頂寄存器Ｔ與Ｎ1，發(fā)現(xiàn)內(nèi)容分別為0000Ｈ 與0033H，其中0000Ｈ 為乘法結(jié)果的高16位，而0033H 則為低16位，與預(yù)期結(jié)果一致。

３．２　綜合分析
使用Xilinx公司的XC5VLX110T作為目標(biāo)芯片時(shí)，片上資源利用率不超過(guò)3％，堆棧處理器的最高頻率可以達(dá)到146.7ＭＨｚ．表３中給出了本設(shè)計(jì)在不同芯片上與不同文獻(xiàn)中同類設(shè)計(jì)進(jìn)行的主頻性能對(duì)比．從表中數(shù)據(jù)可以看出，本設(shè)計(jì)在主頻性能上與前三種同類設(shè)計(jì)相比有較明顯的提升．值得注意的是，與文獻(xiàn)［８］中的MSL16處理器相比較而言，本文處理器主頻略有下降，這是因?yàn)镸SL16處理器在設(shè)計(jì)中應(yīng)用了兩級(jí)流水線技術(shù)．本文則側(cè)重于運(yùn)用較簡(jiǎn)單的設(shè)計(jì)、較少的硬件資源以獲得較高的性能：一方面，流水線技術(shù)在堆棧處理器中的應(yīng)用無(wú)疑會(huì)大幅增加堆棧處理器的復(fù)雜度，這與本文的設(shè)計(jì)初衷不相符；另一方面，從性能提升率上看，流水線技術(shù)的應(yīng)用所帶來(lái)的頻率增加并非異常顯著。

４　結(jié)束語(yǔ)

本文以雙堆棧體系結(jié)構(gòu)為基礎(chǔ)，設(shè)計(jì)了一種不同于RISC體系結(jié)構(gòu)的嵌入式堆棧處理器．該處理器結(jié)構(gòu)緊湊，系統(tǒng)復(fù)雜度低，代碼體積?。赬ilinx公司的ＸＵＰＶ５－ＬＸ１１０Ｔ開(kāi)發(fā)板上實(shí)現(xiàn)后，其主頻達(dá)到了146.7ＭＨｚ，片內(nèi)資源使用率不超過(guò)3％．仿真與綜合結(jié)果證明了設(shè)計(jì)的正確性，與同類設(shè)計(jì)相比較，主頻性能有較為明顯的提升．堆棧處理器較高的主頻與較低的資源使用率為后期以該處理器為核心構(gòu)建一個(gè)SoPC提供了基礎(chǔ)。