過(guò)去三十多年來(lái)，FPGA 技術(shù)已從最初帶有少量寄存器的可編程邏輯陣列演變?yōu)槿缃裎覀兯吹降母呒?jí)集成式系統(tǒng)器件。大約在十多年前，各大廠商首次開(kāi)始在他們的FPGA器件中采用8位、16位和32位的軟核處理器，以提高處理與可編程邏輯之間的集成度與功能性。隨后他們開(kāi)始實(shí)現(xiàn)這些處理器的硬化版本(hardened version)，為客戶帶來(lái)了更多系統(tǒng)優(yōu)勢(shì)。賽靈思的Zynq?-7000 All Programmable SoC就是此類(lèi)器件中的佼佼者。

Zynq SoC在單個(gè)器件中集成ARM?雙核Cortex?-A9 MPCore處理系統(tǒng)、FPGA架構(gòu)和外設(shè)，這樣軟/硬件實(shí)現(xiàn)了前所未有的緊密連接，從而將系統(tǒng)級(jí)集成和功能提升到了全新的高度。但是這種更加緊密的集成也模糊了軟硬件設(shè)計(jì)之間的界限，因?yàn)樗鼘PGA設(shè)計(jì)引入到了軟件領(lǐng)域，同時(shí)又將應(yīng)用軟件開(kāi)發(fā)引入到了FPGA領(lǐng)域。

我們TOPIC Embedded Systems公司開(kāi)發(fā)的IP模塊能顯著縮減在Zynq SoC上進(jìn)行系統(tǒng)開(kāi)發(fā)所需的時(shí)間和成本。Dyplo系統(tǒng)的中間件能有效彌補(bǔ)軟硬件設(shè)計(jì)之間的缺口，有助于實(shí)現(xiàn)一套完整的基于軟件的開(kāi)發(fā)流程。Dyplo 具有自動(dòng)部分重配置功能。這是一種高級(jí)設(shè)計(jì)技術(shù)，可即時(shí)修改FPGA布局的硬件配置，讓 FPGA 針對(duì)特定應(yīng)用發(fā)揮出最佳性能。用戶可利用圖形化工具將功能拖到各個(gè)分區(qū)，然后判斷它們是否在邏輯或處理器上達(dá)到最佳運(yùn)行效果。

DYPLO：動(dòng)態(tài)流程載入程序
Dyplo 是一種中間件IP模塊。該模塊通過(guò)標(biāo)準(zhǔn) AXI 接口可連接各個(gè)FPGA流程與處理器執(zhí)行的軟件流程之間的可擴(kuò)展數(shù)據(jù)流。

從開(kāi)發(fā)角度可以最好地闡述Dyplo的原理。當(dāng)啟動(dòng)一個(gè)設(shè)計(jì)項(xiàng)目時(shí)，首先必須確定設(shè)計(jì)要求，將客戶需求定義為抽象條款）。在此階段，修改設(shè)計(jì)要求相對(duì)來(lái)說(shuō)不會(huì)造成太大影響。下一步您需要將設(shè)計(jì)要求轉(zhuǎn)化為設(shè)計(jì)規(guī)范，此時(shí)要制定一個(gè)架構(gòu)實(shí)現(xiàn)藍(lán)圖。在此架構(gòu)制定過(guò)程中，您需要確定哪些功能應(yīng)在硬件中實(shí)現(xiàn)哪些在軟件中實(shí)現(xiàn)，并設(shè)定時(shí)間目標(biāo)。在很多情況下會(huì)有多種架構(gòu)可供選擇，但由于預(yù)算和時(shí)間方面的制約，通常只能對(duì)一種架構(gòu)方案進(jìn)行研究（如果您運(yùn)氣好的話，可以是兩個(gè)）。在這個(gè)階段修改設(shè)計(jì)要求會(huì)帶來(lái)較大的成本損失。

完成架構(gòu)定義后，就要開(kāi)始設(shè)計(jì)各種功能。在設(shè)計(jì)環(huán)節(jié)您通常會(huì)發(fā)現(xiàn)一些疏漏，即需要在軟硬件之間互換實(shí)現(xiàn)內(nèi)容。這種互換通常會(huì)增加開(kāi)發(fā)工作量，因?yàn)槟_(kāi)始解決DSP類(lèi)型數(shù)據(jù)流程中的突破性控制功能等原本不屬于這些相關(guān)領(lǐng)域的問(wèn)題。隨著客戶對(duì)設(shè)計(jì)復(fù)雜性理解的深入，他們的洞察力也在增強(qiáng)，因此這種情況就變得相當(dāng)普遍。因此，設(shè)計(jì)人員需要一種有效的機(jī)制以便在硬件與軟件之間進(jìn)行功能互換。

圖1所示的是一種把流程映射到FPGA硬件和軟件的常見(jiàn)任意調(diào)度情景。圖(a)未采用通用分配方案。因此，需要在軟件與硬件之間建立一種更加結(jié)構(gòu)化和可預(yù)測(cè)的基礎(chǔ)結(jié)構(gòu)。Dyplo實(shí)現(xiàn)了這種基礎(chǔ)結(jié)構(gòu)，如圖(b)圖所示。

圖1 – (a)圖中有兩個(gè)獨(dú)立的流程，即硬件設(shè)計(jì)人員將HDL輸入Zynq SOC的邏輯模塊，軟件設(shè)計(jì)人員將軟件輸入處理器。與此不同的是，Dyplo為硬件和軟件功能創(chuàng)建了一個(gè)統(tǒng)一的代碼輸入點(diǎn)，如(b)圖所示，這樣便于在Linux環(huán)境下實(shí)現(xiàn)系統(tǒng)級(jí)協(xié)同設(shè)計(jì)與驗(yàn)證。

Dyplo為用戶提供了用于連接硬件與軟件流程的數(shù)據(jù)流接口。既可以采取軟件流程之間的通信，也可以是硬件流程之間的通信，還可以是軟硬件流程混合通信。您可以利用Dyplo在可重配置分區(qū)內(nèi)定義硬件流程。要實(shí)現(xiàn)給定的硬件功能，需要在某個(gè)可重配置分區(qū)上激活它，然后對(duì)通往該分區(qū)的輸入輸出數(shù)據(jù)流進(jìn)行初始化，并將這些數(shù)據(jù)流連接到軟件流程或其他硬件流程。除了同步數(shù)據(jù)流外，還可以對(duì)幀邊界、離散樣本矩和軟件任務(wù)對(duì)齊等事件進(jìn)行流程同步。

軟件流程的數(shù)量取決于設(shè)計(jì)所針對(duì)的操作系統(tǒng)以及流程通信的組織方式。硬件流程的數(shù)量則取決于FPGA上所保留的可重配置分區(qū)的數(shù)量?？芍嘏渲梅謪^(qū)的數(shù)量、大小和位置可以由用戶定義，也可以自動(dòng)選擇。

Dyplo通過(guò)具有可擴(kuò)展性能的軟硬件通信背板來(lái)處理流程通信與同步。例如，默認(rèn)配置下允許四個(gè)HDMI視頻流同時(shí)處于工作狀態(tài)，同時(shí)利用處理器保持完全的數(shù)據(jù)交換功能。

Dyplo基礎(chǔ)架構(gòu)、映射到可重配置分區(qū)上的功能以及完整Linux分布的生成都通過(guò)兼容于標(biāo)準(zhǔn)Vivado? 設(shè)計(jì)套件項(xiàng)目流程的圖形工具流程來(lái)實(shí)現(xiàn)。

您可以在設(shè)計(jì)過(guò)程中即時(shí)停止執(zhí)行軟件和硬件流程，在替換流程功能后繼續(xù)執(zhí)行。對(duì)于軟件流程這并不重要，設(shè)計(jì)人員可以加強(qiáng)代碼（僅受到設(shè)計(jì)人員針對(duì)項(xiàng)目所選操作系統(tǒng)的功能限制）。對(duì)于硬件流程，需通過(guò)執(zhí)行部分重配置來(lái)取代部分FPGA的功能，同時(shí)不會(huì)影響其他可編程邏輯或外部物理接口的執(zhí)行。同時(shí)自動(dòng)正確加載和驗(yàn)證邏輯模塊。

這樣，Dyplo在軟件環(huán)境中融入硬件流程的執(zhí)行，同時(shí)為軟件編程人員無(wú)縫提供FPGA的功能優(yōu)勢(shì)。Zynq SoC能帶來(lái)硬件系統(tǒng)級(jí)集成度方面的諸多優(yōu)勢(shì)。所有功能都能用于全軟件式可編程平臺(tái)。然而從應(yīng)用角度出發(fā)，需要一個(gè)中間件才能獲得這種架構(gòu)優(yōu)勢(shì)。這就是Dyplo作用所在。

利用部分重配置的價(jià)值
Dyplo可充分利用FPGA的部分重配置功能。 部分重配置對(duì)于設(shè)計(jì)人員來(lái)說(shuō)絕不是微不足道的工作，原因在于加載和管理部分比特流文件的復(fù)雜性高，而且需要在更改PFGA元件的時(shí)候保持設(shè)計(jì)的連續(xù)性。此外，物理元件的布局布線問(wèn)題需要相當(dāng)高的FPGA設(shè)計(jì)經(jīng)驗(yàn)。

Dyplo提供直接可用的集成式部分重配置支持。根據(jù)所需分區(qū)數(shù)量和可重配置分區(qū)的邏輯復(fù)雜性等配置參數(shù)來(lái)保留可重配置分區(qū)的默認(rèn)區(qū)域。在提供可重配置模塊等HDL功能描述后, Dyplo 可自動(dòng)生成部分比特文件。

作為軟件應(yīng)用的一部分，可重配置模塊通過(guò)發(fā)出簡(jiǎn)單的軟件指令來(lái)獲取功能。Dyplo負(fù)責(zé)完成執(zhí)行硬件功能所需的所有步驟，例如終止當(dāng)前正在執(zhí)行的功能、編寫(xiě)新的功能、數(shù)據(jù)流連接、模塊配置以及功能激活。

為硬件工程師帶來(lái)的好處
集成Dyplo架構(gòu)能為FPGA設(shè)計(jì)工程師帶來(lái)哪些優(yōu)勢(shì)？它可以實(shí)現(xiàn)與處理器環(huán)境的集成，同時(shí)將底層軟件的支持需求降到最低，從而使設(shè)計(jì)工作變得更輕松。這意味著您可以集中精力實(shí)現(xiàn)設(shè)計(jì)功能。FPGA的優(yōu)勢(shì)在高速接口設(shè)計(jì)、高數(shù)據(jù)帶寬電路和加速算法處理這些應(yīng)用中的作用尤為明顯。設(shè)計(jì)接口與高帶寬電路時(shí)需要手動(dòng)參與，并要求對(duì)于FPGA器件的技術(shù)優(yōu)勢(shì)有深刻理解。對(duì)于加速算法處理應(yīng)用來(lái)說(shuō)，系統(tǒng)級(jí)綜合工具（例如Vivado HLS）將扮演越來(lái)越重要的角色。然而，在使用高層次綜合時(shí)，需要具備一定設(shè)計(jì)經(jīng)驗(yàn)來(lái)確保實(shí)現(xiàn)效果。

有了Dyplo基礎(chǔ)架構(gòu)，很容易嵌入算法處理模塊，這樣為算法處理模塊、I/O模塊和處理器執(zhí)行功能之間通信搭建了一個(gè)高速可配置的流程間通信網(wǎng)絡(luò)。這些處理模塊經(jīng)過(guò)精心架構(gòu)，非常適用于部分重配置。模塊有明確的接口，例如符合AXI4接口標(biāo)準(zhǔn)的流數(shù)據(jù)接口，采用高速互聯(lián)結(jié)構(gòu)和簡(jiǎn)化的處理器總線，可直接連接處理系統(tǒng)。到其他FPGA邏輯或器件I/O的鏈路則通過(guò)專(zhuān)用的可擴(kuò)展接口來(lái)實(shí)現(xiàn)。Dyplo的性能足以支持多個(gè)1080p輸入和輸出視頻流，而且只需簡(jiǎn)單配置就可實(shí)現(xiàn)視頻流連接。

FPGA為軟件工程師帶來(lái)的優(yōu)勢(shì)
設(shè)計(jì)團(tuán)隊(duì)利用Dyplo可以顯著簡(jiǎn)化HDL編碼工作，而在系統(tǒng)軟件設(shè)計(jì)方面也能獲得更多的優(yōu)勢(shì)。Dyplo使設(shè)計(jì)團(tuán)隊(duì)能夠在硬件實(shí)現(xiàn)過(guò)程中分離軟件功能，在軟件中完成原型設(shè)計(jì)，再將它們轉(zhuǎn)換到硬件中，并保持相同的接口行為。反過(guò)來(lái)，不同功能可在軟件控制下共享相同的FPGA架構(gòu)。這種方案所需的器件更小，能降低FPGA成本，效果可與軟件線程相媲美。

從軟件系統(tǒng)的角度來(lái)看，可將單個(gè)流程與連接之間的相關(guān)性看作是具有數(shù)據(jù)與事件同步機(jī)制的流程網(wǎng)絡(luò)。圖2 給出了軟件和硬件流程與Dyplo基礎(chǔ)架構(gòu)之間的關(guān)聯(lián)方式。

圖2 – 球形、 方塊和金字塔代表能夠在FPGA硬件或軟件中運(yùn)行的功能或流程。各個(gè)流程都被密封在Dyplo蓋布（圖形四周的方框）中。箭頭代表從輸入端經(jīng)不同流程流到輸出端的數(shù)據(jù)流。Dyplo界面負(fù)責(zé)管理整個(gè)流程。

這種方法還能帶來(lái)動(dòng)態(tài)性能擴(kuò)展，因?yàn)榭筛鶕?jù)系統(tǒng)執(zhí)行環(huán)境實(shí)現(xiàn)相同功能的多個(gè)實(shí)例。這樣做的結(jié)果是使GPU加速流程的執(zhí)行更靈活，而且具備更高性能。這種技術(shù)還可以讓FPGA更多地為軟件工程師所用，原因在于接口協(xié)議比較簡(jiǎn)單而且可將復(fù)雜設(shè)計(jì)拆分為復(fù)雜程度可控的多個(gè)模塊。更為重要的是，由于接口兼容，使得Dyplo與Vivado HLS能實(shí)現(xiàn)完美匹配，這種方式非常適用于基于軟件的開(kāi)發(fā)流程。

采用Dyplo后測(cè)試工作也更加簡(jiǎn)單。將流向和來(lái)自HDL模塊的數(shù)據(jù)流存儲(chǔ)在HDL測(cè)試平臺(tái)用來(lái)生成模式的文件中。這意味著驗(yàn)證過(guò)程中開(kāi)發(fā)團(tuán)隊(duì)可以集中對(duì)所需功能進(jìn)行測(cè)試。

測(cè)試與調(diào)試環(huán)境
復(fù)雜的系統(tǒng)集成非常耗時(shí)，而且驗(yàn)證工作的難度更大。我們開(kāi)發(fā)了Dyplo基礎(chǔ)架構(gòu)后，都知道設(shè)計(jì)的測(cè)試與集成工作占用了大部分開(kāi)發(fā)時(shí)間，而且是開(kāi)發(fā)流程中最枯燥的環(huán)節(jié)。在配置過(guò)程中，基本Dyplo 環(huán)境會(huì)生成驗(yàn)證所用的測(cè)試平臺(tái)模板。例如，Dyplo環(huán)境為架構(gòu)中的每個(gè)可重配置模塊生成一個(gè)功能測(cè)試平臺(tái)模板，實(shí)現(xiàn)文件或正規(guī)表達(dá)式的流輸入與輸出以及用以實(shí)現(xiàn)CPU接口的總線功能模型（見(jiàn)圖3）。這樣，設(shè)計(jì)人員就可以采用基于測(cè)試的設(shè)計(jì)方法。這種基礎(chǔ)架構(gòu)允許設(shè)計(jì)團(tuán)隊(duì)對(duì)設(shè)計(jì)方案采取單步調(diào)試以找出問(wèn)題，并執(zhí)行背板性能分析，以便實(shí)現(xiàn)結(jié)構(gòu)中所有相關(guān)狀態(tài)信息的可視化。該理念非常靈活，以至于停止Dyplo基礎(chǔ)架構(gòu)的HDL邏輯將會(huì)自動(dòng)同步軟件執(zhí)行。此功能是確定與解決接口和動(dòng)態(tài)問(wèn)題的關(guān)鍵。

圖3 – 采用功能測(cè)試模板實(shí)現(xiàn)數(shù)據(jù)流輸入與輸出，同時(shí)由總線功能模型實(shí)現(xiàn)CPU接口。

填補(bǔ)缺口
總部位于荷蘭的TOPIC Embedded Systems 公司多年來(lái)一直開(kāi)發(fā)嵌入式系統(tǒng)，所涉及的項(xiàng)目通常集成有各種類(lèi)型的FPGA和處理器。日積月累，我們已經(jīng)成為高級(jí)FPGA設(shè)計(jì)技術(shù)（包括部分重配置）方面的專(zhuān)家。Zynq SoC作為一種采用嵌入式FPGA技術(shù)的多核平臺(tái)，可以顯著提高嵌入式系統(tǒng)設(shè)計(jì)效率。但很多設(shè)計(jì)團(tuán)隊(duì)面前的挑戰(zhàn)是如何根據(jù)軟硬件工程設(shè)計(jì)人員的專(zhuān)業(yè)技術(shù)情況最充分發(fā)揮Zynq SoC豐富功能集的作用。

我們的Dyplo中間件可以填補(bǔ)這一缺口?？稍贔PGA架構(gòu)上實(shí)現(xiàn)面向GPU設(shè)備的應(yīng)用，所需的工作量相同，而且靈活性更高。充分利用重配置技術(shù)使得FPGA架構(gòu)的重用從軟件應(yīng)用角度來(lái)說(shuō)變得非常簡(jiǎn)單，而且有助于降低產(chǎn)品成本。在開(kāi)發(fā)FPGA設(shè)計(jì)和軟件設(shè)計(jì)過(guò)程中自動(dòng)執(zhí)行很多底層設(shè)計(jì)、集成與測(cè)試任務(wù)，可以有效簡(jiǎn)化設(shè)計(jì)流程。簡(jiǎn)而言之，由Dyplo中間件系統(tǒng)所實(shí)現(xiàn)的生產(chǎn)力、靈活性和性能優(yōu)化效果能幫助設(shè)計(jì)團(tuán)隊(duì)將Zynq SoC的性能發(fā)揮到極致并且更快速地將創(chuàng)新系統(tǒng)設(shè)計(jì)推向市場(chǎng)。2013年12月1日將推出面向限定用戶的試用版(beta版)。如果您希望參與試用項(xiàng)目，請(qǐng)與我們聯(lián)系。商用版將于2014年3月1日推出。