摘要：針對(duì)CPCI 架構(gòu)通用信號(hào)處理平臺(tái)上利用系統(tǒng)自身以太網(wǎng)絡(luò)接口實(shí)現(xiàn)數(shù)據(jù)傳輸效率低、擴(kuò)展性差等問題, 提出一種采用高速Link 口基于FPGA 上硬核Pow erPC405 的嵌入式千兆以太網(wǎng)通信實(shí)現(xiàn)方案, 詳細(xì)說明了以太網(wǎng)通信板卡的硬件和邏輯的實(shí)現(xiàn), 并分析了TCP/ IP 性能最大化的技術(shù)。

傳統(tǒng)基于CPCI 架構(gòu)通用信號(hào)處理平臺(tái), 由于其并行CPCI 總線物理傳輸速率的限制, 加上存在以太網(wǎng)協(xié)議系統(tǒng)消耗, 造成通過主板網(wǎng)絡(luò)接口數(shù)據(jù)傳輸效率很低, 遠(yuǎn)遠(yuǎn)不能滿足雷達(dá)、聲納等復(fù)雜系統(tǒng)對(duì)網(wǎng)絡(luò)通訊帶寬的需求。

采用新型高性能FPGA 芯片, 利用高速Link 口4GByte/ s 傳輸帶寬, 開發(fā)新的千兆以太網(wǎng)通信板, 實(shí)現(xiàn)以太網(wǎng)和高速Link 口數(shù)據(jù)的交互, 解決通用CPCI 架構(gòu)信號(hào)處理平臺(tái)之間數(shù)據(jù)傳輸?shù)腎O 瓶頸問題. 千兆以太網(wǎng)通信板是滿足CPCI 規(guī)范的一個(gè)功能模塊, 可以靈活的應(yīng)用到模擬器、信號(hào)處理和數(shù)據(jù)采集等實(shí)際CPCI 架構(gòu)系統(tǒng)中, 從而滿足武器裝備系統(tǒng)網(wǎng)絡(luò)化、通用化、一體化、模塊化的要求。

1 基于FPGA 的千兆以太網(wǎng)通信板的系統(tǒng)應(yīng)用

基于FPGA 的千兆以太網(wǎng)通信板在CPCI 架構(gòu)通用信號(hào)處理平臺(tái)上實(shí)現(xiàn)聲納模擬系統(tǒng)應(yīng)用時(shí)實(shí)現(xiàn)框圖如下圖1 示, 模擬的聲納信號(hào)需要通過以太網(wǎng)傳送給Linux 集群計(jì)算機(jī)。

?

在基于FPGA 的千兆以太網(wǎng)通信卡的信號(hào)處理平臺(tái)上, DSP 板、A/ D 板、D/ A 板和千兆以太網(wǎng)通信板之間的高速、大容量數(shù)據(jù)交換是通過高速Link 口來實(shí)現(xiàn)的. 系統(tǒng)間的數(shù)據(jù)交互是通過千兆以太網(wǎng)實(shí)現(xiàn)的, 利用高速Link 口, 通過千兆以太網(wǎng)數(shù)據(jù)通信板,實(shí)現(xiàn)系統(tǒng)高速Link 口和千兆以太網(wǎng)的無(wú)縫銜接, 從而能夠解決CPCI 總線帶寬問題, 實(shí)現(xiàn)數(shù)據(jù)的和Linux 集群機(jī)等其他應(yīng)用系統(tǒng)的共享和交互. CPCI 總線( 32 bit x 33 Mhz)主要用于實(shí)現(xiàn)系統(tǒng)主板和功能板卡( DSP板、A/ D 板、D/ A 板或千兆以太網(wǎng)通信板) ,以及功能板卡間數(shù)據(jù)互連, 完成系統(tǒng)控制、配置和低速數(shù)據(jù)傳輸?shù)裙δ堋?/p>

在CPCI 架構(gòu)通用信號(hào)處理平臺(tái)和Linux 集群計(jì)算機(jī)之間實(shí)現(xiàn)高速網(wǎng)絡(luò)數(shù)據(jù)交互的實(shí)現(xiàn)主要工作是開發(fā)Link 鏈路口到以太網(wǎng)通信的CPCI 架構(gòu)板卡。

2 基于FPGA 的千兆以太網(wǎng)通訊板卡的開發(fā)

本設(shè)計(jì)采用了基于Pow erPC405 處理器的SOPC 解決方案, 實(shí)現(xiàn)了基于FPGA 的高速嵌入式通信系統(tǒng)板卡, 數(shù)據(jù)通過千兆以太網(wǎng)實(shí)現(xiàn)系統(tǒng)間互連與共享, 主要介紹硬件和邏輯開發(fā)方面工作。

2. 1 通訊板硬件開發(fā)

設(shè)計(jì)的千兆以太網(wǎng)通信板卡符合CPCI 架構(gòu)U6 板卡標(biāo)準(zhǔn), 是基于Xilinx XC4VFX20 系列FPGA, 內(nèi)部集成了PowerPC405 處理器, 1 000 M 以太網(wǎng)MAC 模塊, 運(yùn)行頻率高達(dá)300 MHz。

FPGA 實(shí)現(xiàn)Link 鏈路口數(shù)據(jù)到以太網(wǎng)MAC 層數(shù)據(jù)的轉(zhuǎn)換. PCI 接口芯片本地總線的接口邏輯, 系統(tǒng)控制等功能. PLX9056 實(shí)現(xiàn)了CPCI 接口邏輯. 在板上擴(kuò)展了兩片MICRON 公司的256 Mb DDR 內(nèi)存, 作為上電時(shí)操作系統(tǒng)的加載和運(yùn)行空間. 采用Marvell 公司的千兆以太網(wǎng)PHY 芯片88 E1111 和帶隔離器的RJ45 接口, 加上FPGA 中的MAC IP 核實(shí)現(xiàn)網(wǎng)絡(luò)數(shù)據(jù)的傳輸功能. Plat form Flash 用于存儲(chǔ)FPGA 配置文件和系統(tǒng)文件. 本設(shè)計(jì)擴(kuò)展了1 個(gè)RS422 串行接口用于嵌入式軟件的調(diào)試. 整個(gè)系統(tǒng)的硬件功能原理結(jié)構(gòu)框圖如圖2 所示。

?

在進(jìn)行電路設(shè)計(jì)時(shí), 要特別注意作為電路核心器件FPGA 各個(gè)引腳的連接. 重要快速的時(shí)鐘信號(hào)必須接到全局時(shí)鐘引腳上; 和DDR、PHY 芯片連接引腳所在的BANK 需要提供電壓參考要考慮DDR、PHY 芯片的工作電壓; DDR 布線時(shí), 數(shù)據(jù)和地址線要等長(zhǎng)走線, 數(shù)據(jù)線之間誤差控制在10 Mil 內(nèi), 地址線誤差要控制在20 Mil 以內(nèi), 時(shí)鐘也需要走差分等長(zhǎng)線, 長(zhǎng)度應(yīng)大于地址線。

2. 2 FPGA 中邏輯開發(fā)

開發(fā)采用Xilinx 公司的EDK10. 1 和ISE10. 1 工具軟件, EDK 稱為嵌入式開發(fā)工具包, 由XPS( Xilinx Plat form Studio) , SDK( Softw are development Kit ) , Creat-Import peripheral 和Bash shell 組成. 開發(fā)者可以調(diào)用上述所有工具, 來完成整個(gè)的嵌入式系統(tǒng)開發(fā). 在XPS 環(huán)境下添加所需的IP 核, 生成硬件系統(tǒng)框架;調(diào)用Platg en 生成嵌入式處理系統(tǒng)的網(wǎng)表文件( . NGC 文件) , 通過軟件描述文件( . MSS 文件) 來設(shè)置系統(tǒng)軟件配置, 并調(diào)用Libgen 生成驅(qū)動(dòng)層和庫(kù); 在XPS 工程中添加應(yīng)用軟件項(xiàng)目并編寫應(yīng)用軟件, 把EDK 中編寫好的工程作為一個(gè)模塊, 加入到ISE 工程中, 然后統(tǒng)一編譯, 然后調(diào)用處理器對(duì)應(yīng)的編譯器編譯并和硬件綜合后生成的. bit 文件合成后下載到目標(biāo)板便可以進(jìn)行調(diào)試了。