- 賽靈思Vivado設計套件震撼登場

IP 封裝器、集成器和目錄
賽靈思的工具架構團隊把重點放在新套件專門的 IP 功能設計上，以便于 IP 的開發(fā)、集成與存檔。為此，賽靈思開發(fā)出了 IP 封裝器、IP 集成器和可擴展 IP 目錄三種全新的 IP 功能。
Feist 表示：“今天很難找到不采用IP 的 IC 設計。我們采用業(yè)界標準，提供專門便于 IP 開發(fā)、集成和存檔/維護的工具，這都有助于我們生態(tài)系統(tǒng)合作伙伴中的 IP 廠商和客戶快速構建 IP，提高設計生產力。目前已有 20 多家廠商提供支持該最新套件的 IP?！?/p>

采用 IP 封裝器，賽靈思的客戶、賽靈思公司自己的 IP 開發(fā)人員和賽靈思生態(tài)環(huán)境合作伙伴可以在設計流程的任何階段將自己的部分設計或整個設計轉換為可重用的內核，這里的設計可以是 RTL、網(wǎng)表、布局后的網(wǎng)表甚至是布局布線后的網(wǎng)表。IP 封裝器可以創(chuàng)建 IP 的 IP-XACT 描述，這樣用戶使用新型 IP 集成器就能方便地將 IP 集成到未來設計中。IP 封裝器在 XML 文件中設定了每個 IP 的數(shù)據(jù)。Feist 說一旦 IP 封裝完成，用 IP 集成器功能就可以將 IP 集成到設計的其余部分。

Feist 說：“IP 集成器可以讓客戶在互聯(lián)層面而非引腳層面將 IP 集成到自己的設計中?？梢詫?IP 逐個拖放到自己的設計圖（canvas）上，IP 集成器會自動提前檢查對應的接口是否兼容。如果兼容，就可以在內核間劃一條線，然后集成器會自動編寫連接所有引腳的具體 RTL?！?/p>

Feist 表示：“這里的重點是可以取出已用 IP 集成器集成的四五個模塊的輸出，然后通過封裝器再封裝。這樣就成了一個其他人可以重新使用的 IP。這種 IP 不一定必須是 RTL，可以是布局后的網(wǎng)表，甚至可以是布局布線后的網(wǎng)表模塊。這樣可以進一步節(jié)省集成和驗證時間?！?/p>

第三大功能是可擴展 IP 目錄，它使用戶能夠用他們自己創(chuàng)建的 IP 以及賽靈思和第三方廠商許可的 IP 創(chuàng)建自己的標準 IP 庫。賽靈思按照 IP-XACT 標準要求創(chuàng)建的該目錄能夠讓設計團隊乃至企業(yè)更好的組織自己的 IP，供整個機構共享使用。Feist 稱賽靈思系統(tǒng)生成器 (System Generator) 和 IP 集成器均已與Vivado 可擴展 IP 目錄集成，故用戶可以輕松訪問編目 IP 并將其集成到自己的設計項目中。

Vivado 產品營銷總監(jiān) Ramine Roane指出：“以前第三方 IP 廠商用 Zip 文件交付的IP格式各異，而現(xiàn)在他們交付的 IP，不僅格式統(tǒng)一，可立即使用，而且還與 Vivado 套件兼容?！?/p>

Vivado HLS 把 ELS帶入主流
可能 Vivado 設計套件采用的眾多新技術中，最具有前瞻性的要數(shù)新的 Vivado HLS（高層次綜合）技術，這是賽靈思 2010 年收購 AutoESL 后獲得的。在收購這項業(yè)界最佳技術之前，賽靈思對商用 ESL 解決方案進行了廣泛評估。市場調研公司 BDTI 的研究結果幫助賽靈思做出了收購決策（見賽靈思中國通訊雜志第 36 期“BDTI研究認證以DSP為核心的FPGA設計的高層次綜合流程 ” ）。
Feist 表示：“Vivado HLS 全面覆蓋 C、C++、SystemC，能夠進行浮點運算和任意精度浮點運算。這意味著只要用戶愿意，可以在算法開發(fā)環(huán)境而不是典型的硬件開發(fā)環(huán)境中使用該工具。這樣做的優(yōu)點在于在這個層面開發(fā)的算法的驗證速度比在 RTL 級有數(shù)量級的提高。這就是說，既可以讓算法提速，又可以探索算法的可行性，并且能夠在架構級實現(xiàn)吞吐量、時延和功耗的權衡取舍?！?/p>

設計人員使用 Vivado HLS 工具可以通過各種方式執(zhí)行各種功能。為了演示方便，F(xiàn)eist 講解了用戶如何通過一個通用的流程進行 Vivado HLS 開發(fā) IP 并將其集成到自己的設計當中。

在這個流程中，用戶先創(chuàng)建一個設計 C、C++ 或 SystemC 表達式，以及一個用于描述期望的設計行為的 C 測試平臺。隨后用 GCC/G++或 Visual C++ 仿真器驗證設計的系統(tǒng)行為。一旦行為設計運行良好，對應的測試臺的問題全部解決，就可以通過 Vivado HLS Synthesis 運行設計，生成 RTL 設計，代碼可以是 Verilog，也可以是 VHDL。有了 RTL 后，隨即可以執(zhí)行設計的 Verilog 或 VHDL 仿真，或使用工具的 C封裝器技術創(chuàng)建 SystemC 版本。然后可以進行System C架構級仿真，進一步根據(jù)之前創(chuàng)建的 C 測試平臺，驗證設計的架構行為和功能。
設計固化后，就可以通過 Vivado 設計套件的物理實現(xiàn)流程來運行設計，將設計編程到器件上，在硬件中運行和/或使用 IP 封裝器將設計轉為可重用的 IP。隨后使用 IP 集成器將 IP 集成到設計中，或在系統(tǒng)生成器 (System Generator) 中運行 IP。

Vivado HLS 支持設計團隊直接從系統(tǒng)級開始他們的設計