FPGA（Field－ProgrammableGateArray），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。

FPGA芯片主要由6部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時鐘管理、嵌入塊式RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。

可編程邏輯塊

如果我們仔細觀察FPGA封裝的內(nèi)部，我們將看到硅片（技術術語裸片）?？删幊虡嬙毂憩F(xiàn)為可編程邏輯塊陣列，如下圖所示。如果我們用放大鏡“放大查看”，我們可以看到這種構造由沉浸于可編程互連“海洋”中的許多邏輯“島”（可編程邏輯塊）組成。

如果我們進一步放大，我們可以看到，每個可編程模塊都包含有許多數(shù)字功能。在這個例子中，我們可以見到一個三輸入的查找表（LUT）、一個復用器和一個觸發(fā)器，但重要的是我們要認識到，這些功能的數(shù)量和類型對不同系列的FPGA來說是會變化的。

觸發(fā)器可以被配置（編程）為寄存器或鎖存器;復用器可以被配置為選擇一個到邏輯塊的輸入或LUT的輸出;LUT可以被配置為代表任何所要求的邏輯功能。

可編程輸入/輸出單元IOE

可編程I/O，可配置成OC門、三態(tài)門、雙向IO、單端／差分等；支持各種不同的I/O標準：LVTTL、LVCOMS、SSTL、LVDS、HSTL、PCI等；

Altera器件IOE結(jié)構

Altera器件的輸入輸出結(jié)構：可配置成三態(tài)、輸入／輸出、雙向IO

Altera器件中cyclone系列中的IOE結(jié)構是基本的輸入、輸出、使能的觸發(fā)器結(jié)構。

嵌入式塊RAM（BRAM）

大多數(shù)FPGA都具有內(nèi)嵌的塊RAM，這大大拓展了FPGA的應用范圍和靈活性。塊RAM可被配置為單端口RAM、雙端口RAM、內(nèi)容地址存儲器 （CAM）以及FIFO等常用存儲結(jié)構。RAM、FIFO是比較普及的概念，在此就不冗述。CAM存儲器在其內(nèi)部的每個存儲單元中都有一個比較邏輯，寫入 CAM中的數(shù)據(jù)會和內(nèi)部的每一個數(shù)據(jù)進行比較，并返回與端口數(shù)據(jù)相同的所有數(shù)據(jù)的地址，因而在路由的地址交換器中有廣泛的應用。除了塊RAM，還可以將 FPGA中的LUT靈活地配置成RAM、ROM和FIFO等結(jié)構。在實際應用中，芯片內(nèi)部塊RAM的數(shù)量也是選擇芯片的一個重要因素。

單片塊RAM的容量為18k比特，即位寬為18比特、深度為1024，可以根據(jù)需要改變其位寬和深度，但要滿足兩個原則：首先，修改后的容量（位寬 深度）不能大于18k比特；其次，位寬最大不能超過36比特。當然，可以將多片塊RAM級聯(lián)起來形成更大的RAM，此時只受限于芯片內(nèi)塊RAM的數(shù)量，而不再受上面兩條原則約束。

完整的時鐘管理

全局時鐘樹

豐富的布線資源

布線資源連通FPGA內(nèi)部的所有單元，而連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。FPGA芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長度、寬度和分布位置的不同而劃分為4類不同的類別。第一類是全局布線資源，用于芯片內(nèi)部全局時鐘和全局復位/置位的布線；第二類是長線資源，用以完成芯片 Bank間的高速信號和第二全局時鐘信號的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時鐘、復位等控制信號線。

在實際中設計者不需要直接選擇布線資源，布局布線器可自動地根據(jù)輸入邏輯網(wǎng)表的拓撲結(jié)構和約束條件選擇布線資源來連通各個模塊單元。從本質(zhì)上講，布線資源的使用方法和設計的結(jié)果有密切、直接的關系。

底層嵌入式功能塊

主要是指PLL/DPLL、DCM、DSP48、乘法器、嵌入式硬核/軟核；

Xilinx：DCM、DSP48/48E、DPLL、Multiplier等

Altera：PLL/EPLL/FPLL、DSPcore等；

Altera的Cyclone II器件最多有四個PLL，分布在芯片四個角；需要主要的是Altera的PLL是模擬鎖相環(huán)，在電源／地方面要做考慮。

Xilinx的spatan-3器件最多有四個DCM，也是分布在芯片四個角。

兩者的區(qū)別：Altera的PLL可支持較低的輸入頻率，可Xilinx的DCM支持的最低鎖相頻率為24/32MHz；但Xilinx的高端器件Virtex-5的DPLL可達到很低的輸入頻率。

內(nèi)嵌專用硬核

內(nèi)嵌專用硬核是相對底層嵌入的軟核而言的，指FPGA處理能力強大的硬核（Hard Core），等效于ASIC電路。為了提高FPGA性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專用的硬核。例如：為了提高FPGA的乘法速度，主流的FPGA 中都集成了專用乘法器；為了適用通信總線與接口標準，很多高端的FPGA內(nèi)部都集成了串并收發(fā)器（SERDES），可以達到數(shù)十Gbps的收發(fā)速度。Xilinx公司的高端產(chǎn)品不僅集成了Power PC系列CPU，還內(nèi)嵌了DSP Core模塊，其相應的系統(tǒng)級設計工具是EDK和Platform Studio，并依此提出了片上系統(tǒng)（System on Chip）的概念。通過PowerPC、Microblaze、Picoblaze等平臺，能夠開發(fā)標準的DSP處理器及其相關應用，達到SOC的開發(fā)目的。