之前用serdes一直都是跑的比較低速的應(yīng)用，3.125Gbps，按照官方文檔一步一步來(lái)都沒(méi)出過(guò)什么問(wèn)題，這次想驗(yàn)證一下K7系列GTX最高線(xiàn)速8Gbps，看看xilinx的FPGA是不是如官方文檔所說(shuō)。

GTX速度到底可以跑到多少

關(guān)于器件速度的問(wèn)題首先找到 ds182->Kintex-7 FPGAs Data Sheet:DC and AC Switching Characteristics，可以自己對(duì)應(yīng)的器件去找，不過(guò)這個(gè)在設(shè)計(jì)電路板器件選型的時(shí)候就應(yīng)該考慮到，除非是買(mǎi)的開(kāi)發(fā)部學(xué)習(xí)用。這里面包括所有的FPGA各個(gè)器件能跑到的最高頻率和器件延時(shí)，建立時(shí)間，保持時(shí)間等，對(duì)高速設(shè)計(jì)有很大的參考價(jià)值。

找到GTX Transceiver Switching Characteristics

可以看到，雖然K7系列GTX最高可以跑到12.5Gbps，但這跟速度等級(jí)和封裝都有關(guān)系，是在-3的速度等級(jí)，F(xiàn)F封裝下才有的最高速度12.5Gbps。而現(xiàn)在手頭的芯片型號(hào)是K7480TFFG901-1，所以最高支持8.0Gbps。其實(shí)這在配置IP核的時(shí)候就會(huì)發(fā)現(xiàn)了，線(xiàn)速范圍是（0.5-8.0）。所以IP核都是嚴(yán)格和工程的器件相關(guān)聯(lián)的，這點(diǎn)Vivado越做越好了。

一步一步配置IP核

下面一步步配置IP核，可以作為初學(xué)者參考。（第一次用的話(huà)，會(huì)被生成的一大堆文件和巨多的IO口嚇到的。）包括怎么查找手冊(cè)和原理圖，走一遍流程，發(fā)現(xiàn)其實(shí)xilinx的IP核都是一個(gè)套路。

1. 首先在IP核搜索GT，選擇7 Series FPGAs TransceiversWizard，

沒(méi)得選的，取個(gè)名字。順便提一下，下面的shared logic選項(xiàng)，最好選include shared logic in example design。在有些特殊資源需要共享時(shí)，曾經(jīng)遇到過(guò)這里的問(wèn)題。當(dāng)然不是GTX模塊，是以太網(wǎng)的RGMII的模塊，其中的IDELAY要用到IODELAY_CTRL，一個(gè)IOB就一個(gè)，同一個(gè)IOB其它地方要用到的時(shí)候必須選下面一個(gè)選項(xiàng)。所以最好都選下面一個(gè)，沒(méi)毛病。

2. 接下來(lái)就比較重要了

首先是協(xié)議，最簡(jiǎn)單的strat from cratch，就是沒(méi)有協(xié)議。然后是線(xiàn)速，可以看到范圍是（0.5-8.0）。參考時(shí)鐘，這個(gè)可以根據(jù)需要選個(gè)合適的。軟件都根據(jù)你的線(xiàn)速把參考時(shí)鐘的可選項(xiàng)計(jì)算好了。接收端同樣設(shè)置，當(dāng)然可以不一樣的。這是全雙工，收發(fā)鏈路沒(méi)有什么關(guān)系，也可以關(guān)掉其中一個(gè)Tx off 或Rx off。然后是PLL選擇，到底選哪個(gè)呢？我們回到剛開(kāi)始提到的ds182，同樣一個(gè)表格下部分

其實(shí)線(xiàn)速?zèng)Q定了沒(méi)得選，已經(jīng)變成灰色了。

然后是比較重要的，選擇用哪個(gè)收發(fā)器，這當(dāng)然不是拍腦袋決定的，跟設(shè)計(jì)有關(guān)，可以查找原理圖。

比如說(shuō)這樣的，然后去查手冊(cè)UG476-> 7 Series FPGAsGTX/GTH Transceivers 找到 Placement Information by Package如下

這樣就知道用的是X0Y8，輸入時(shí)鐘在上面的原理圖可以找到，是同一組的clk0。
最后，把vivado lab tools勾上，這樣才可以生產(chǎn)example工程可以參考。

3. 繼續(xù)

之前一直用的是8b10b，這次嘗試一下64b66b，后者本來(lái)就是高帶寬下的一個(gè)編碼協(xié)議，效率更高。為什么要用8b10b，64b66b包括后面的擾碼一句話(huà)概括就是增加頻率分量有利于CDR（時(shí)鐘數(shù)據(jù)恢復(fù)）和減少直流，兩個(gè)是不同的原因。具體的可以百度。最下面的可選端口為了簡(jiǎn)單，全部去掉。

4.

由于沒(méi)有選擇8b10b，這一頁(yè)也沒(méi)什么可選的，依然把下面的可選端口全部去掉。

5.

好了，pcie留著下次研究，太復(fù)雜了?？蛇x端口其實(shí)有的挺有用的，增加了可控性，比如說(shuō)環(huán)回控制，LOOPBACK。順便說(shuō)一下內(nèi)部環(huán)回有四種，
1.“000”：正常模式不環(huán)回
2.“001”：近端PCS環(huán)回
3.“010”：近端PMA環(huán)回
4.“100”：遠(yuǎn)端PMA環(huán)回
5.“110”：遠(yuǎn)端PCS環(huán)回）

6.接下來(lái)是通道綁定和時(shí)鐘校正

通道綁定的作用是把多個(gè)物理通道對(duì)齊，綁定成一個(gè)的邏輯通道。其實(shí)就是用FIFO消除通道間的延時(shí)不確定性。由于只有一個(gè)通道，沒(méi)有綁定可言。

7. 最后看一下確定對(duì)不對(duì)，注意收發(fā)時(shí)鐘是250M?？梢运阋幌拢?000M/32=250M。

到這里完成一大半了。

利用IP核生成example工程

接下來(lái)生成example工程

把剛剛配置的IP右鍵，如圖選擇。
生成好后稍微改一下約束文件XDC，把DRC時(shí)鐘的輸入時(shí)鐘約束一下。其他的不用管。
## LOC constrain for DRP_CLK_P/N
set_property LOC G27 [get_ports DRP_CLK_IN_P]
set_property LOC F27 [get_ports DRP_CLK_IN_N]
set_property IOSTANDARD LVDS_25 [get_ports DRP_CLK_IN_P]
set_property IOSTANDARD LVDS_25 [get_ports DRP_CLK_IN_N]

可以發(fā)現(xiàn)直接在這兒可以改具體使用的哪個(gè)收發(fā)器。注意：在這里改的效果和上面第2步里面設(shè)置的效果一樣。
set_property LOC GTXE2_CHANNEL_X0Y4 [get_cells gtx_8g_support_i/gtx_8g_init_i/inst/gtx_8g_i/gt0_gtx_8g_i/gtxe2_i]

要改的話(huà)，當(dāng)然同時(shí)GTX的時(shí)鐘也得改
set_property LOC AD5 [get_ports Q1_CLK0_GTREFCLK_PAD_N_IN ]
set_property LOC AD6 [get_ports Q1_CLK0_GTREFCLK_PAD_P_IN ]

再修改一個(gè)地方，原來(lái)的ILA核抓的是解擾碼前的數(shù)據(jù)，替換成解擾碼后的數(shù)據(jù)可以更清楚的看到接收到的數(shù)據(jù)。

上板調(diào)試驗(yàn)證

好了，生成bit下進(jìn)去，可以用連接線(xiàn)接上連個(gè)serdes的一收一發(fā)換回，或者設(shè)置內(nèi)部環(huán)回，或者在兩片F(xiàn)PGA上做實(shí)驗(yàn)。

可以看到error_count一直是0，說(shuō)明收發(fā)正確，很穩(wěn)定。

收到的數(shù)據(jù)依次是00000fb，3020100，7060504…依次遞增，打開(kāi)發(fā)送文件如下，和發(fā)送的一樣。
00000000000000fb0100
00000000030201000000
00000000070605040000
000000000b0a09080000

實(shí)驗(yàn)成功證明了GTX可以跑到最高8.0Gbps。

生成的example工程可以好好研究學(xué)習(xí)一下，里面有加擾碼和解擾碼的過(guò)程，自己修改一下把解擾碼后的數(shù)據(jù)抓出來(lái)對(duì)比一下，可以很清楚的看到收到了什么數(shù)據(jù)。包括校驗(yàn)?zāi)K是怎么校驗(yàn)的，還是值得一學(xué)的。