在這期博客前面的幾期，我們介紹了驅(qū)動Adafruit Neopixels設(shè)計實例的解決方案架構(gòu)。我們使用Vivado方塊圖設(shè)計這個解決方案（具體可以查看Adam Taylor玩轉(zhuǎn)MicroZed系列33：使用Zynq SoC驅(qū)動Adafruit RGB NeoPixel LED陣列”）。 我們最大化的使用了這些存在的基于Zynq SoC的IP核，所以我們只需要創(chuàng)建一個新的硬件模塊來驅(qū)動NeoPixels。這正是本篇博客的要點。

我們的NeoPixel驅(qū)動將實現(xiàn)下面這些功能：
1. 讀取零地址的值到內(nèi)存模塊中來判斷LED點陣上像素的個數(shù)。
2. 如果像素數(shù)不為0：
3. 讀下一個地址的第一個像素點的紅、綠和藍(lán)通道的字節(jié)值，組成一個24位寬的字值。
4. 確定哪種波形值（0或1）的輸出能夠反應(yīng)出從內(nèi)存中讀出的24位寬數(shù)值中最重要的 位的值。
5. 輸出這些波形值為NeoPixel字符串
6. 將24位寬的字值按增量標(biāo)記
7. 為下一位確定輸出值
8. 重復(fù)上面的步驟6和7，直到所有24位寬數(shù)據(jù)全部輸出
9. 檢查確定正確的24位寬的像素值已經(jīng)被輸出
10. 如果還有24位寬的像素值，重復(fù)上面的步驟3到9直到下一個像素的 內(nèi)存地址
11. 如果正確數(shù)量的像素已經(jīng)輸出，等待復(fù)位，將像素值鎖存
12. 重復(fù)上面的步驟1到11

這個算法序列要求兩部分，這是大部分FPGA工程師所熟悉的：
1. 和雙端口RAM連接的狀態(tài)機(jī)，安排輸出 bit序列，記錄下輸出像素的個數(shù)（具體可查看Xcell雜志81期我的一篇文章，“怎樣在你的FPGA傷實現(xiàn)狀態(tài)機(jī)”）
2. 一個移位寄存器來生成NeoPixel波形

這個Adafruit NeoPixel是用內(nèi)置的時鐘波形發(fā)生器，并且根據(jù)輸出位的值是0還是1進(jìn)行轉(zhuǎn)換。我們將使用25位寬的移位寄存器來鎖存和輸出Adafruit Neopixel每一位的值。我已經(jīng)定義了倆個常數(shù)用來提前加載以為寄存器，根據(jù)輸出的每一位的值：0或1（可以查看附件的代碼和仿真代碼0）。

常數(shù)的長度和以為寄存器的容量依賴于移位寄存器的時鐘頻率。在這里我們使用Zynq器件PS部分的FCLK_CLK1時鐘來驅(qū)動移位寄存器，時鐘頻率為20MHZ。50ns的時鐘周期滿足NeoPixel 比特位傳輸?shù)臅r序要求，我們可以從器件的時序圖和下面的圖表看出。

對于傳輸1或者0的波形周期也是不同的，具體的時鐘周期是傳輸一位0需要1.15?sec，傳輸一位1的時鐘周期是1.3?sec。然而傳輸全部NeoPixel比特值的誤差范圍在±300nsec，所以我們可以使用1.25?sec的時鐘周期傳輸0和1，同樣能夠滿足具體的時序要求。傳輸1的時鐘波形周期會短50nsec，傳輸0的時鐘周期會長100nsec，但是都在誤差的范圍內(nèi)。

使用50nsec的時鐘周期產(chǎn)生1.25?sec的時鐘周期來傳輸一個比特位，我們需要一個25位寬的移位寄存器，這樣才能滿足上面的0和1傳輸?shù)臅r序圖。因為我們可以在Zynq SoC的PL（可編程邏輯）部分實現(xiàn)各種硬件模塊，實現(xiàn)一個25位寬的移位寄存器不是一件難事。

一旦我完成了實現(xiàn)簡單的輸入/輸出模塊的RTL代碼，下一步就是驗證這個設(shè)計。所有經(jīng)驗豐富工程師都知道驗證的過程會比原型功能邏輯設(shè)計花費(fèi)更多的時間。在這里我使用Modelsim軟件來創(chuàng)建一個簡單的test bench來仿真RTL邏輯代碼，讓我能夠確定模塊的定義的功能能夠?qū)崿F(xiàn)。在下一篇博客中我們將會介紹驗證的方法策略，不且應(yīng)用到驗證和測試這個例程中。

附件：

Adam Taylors MicroZed Chronicles Part 34 code example.docx ?17 KB

原文鏈接：

? Copyright 2014 Xilinx Inc.
如需轉(zhuǎn)載，請注明出處