第一部分什么是流水線(xiàn)

第二部分什么時(shí)候用流水線(xiàn)設(shè)計(jì)

第三部分使用流水線(xiàn)的優(yōu)缺點(diǎn)

第四部分流水線(xiàn)加法器舉例

流水線(xiàn)設(shè)計(jì)就是將組合邏輯系統(tǒng)地分割，并在各個(gè)部分（分級(jí)）之間插入寄存器，并暫存中間數(shù)據(jù)的方法。
目的是將一個(gè)大操作分解成若干的小操作，每一步小操作的時(shí)間較小，所以能提高頻率，各小操作能并行
執(zhí)行，所以能提高數(shù)據(jù)吞吐率（提高處理速度）。

使用流水線(xiàn)一般是時(shí)序比較緊張，對(duì)電路工作頻率較高的時(shí)候。典型情況如下：

1）功能模塊之間的流水線(xiàn)，用乒乓 buffer 來(lái)交互數(shù)據(jù)。代價(jià)是增加了 memory 的數(shù)量，但是和獲得的巨大性能提升相
比，可以忽略不計(jì)。
2） I/O 瓶頸，比如某個(gè)運(yùn)算需要輸入 8 個(gè)數(shù)據(jù)，而 memroy 只能同時(shí)提供 2 個(gè)數(shù)據(jù)，如果通過(guò)適當(dāng)劃分運(yùn)算步驟，使用
流水線(xiàn)反而會(huì)減少面積。
3）片內(nèi) sram 的讀操作，因?yàn)?sram 的讀操作本身就是兩極流水線(xiàn)，除非下一步操作依賴(lài)讀結(jié)果，否則使用流水線(xiàn)是自
然而然的事情。
4）組合邏輯太長(zhǎng)，比如(a+b)*c，那么在加法和乘法之間插入寄存器是比較穩(wěn)妥的做法。

優(yōu)點(diǎn)： 流水線(xiàn)縮短了在一個(gè)時(shí)鐘周期內(nèi)給的那個(gè)信號(hào)必須通過(guò)的通路長(zhǎng)度，增加了數(shù)據(jù)吞吐量，從而可以提高時(shí)鐘
頻率，但也導(dǎo)致了數(shù)據(jù)的延時(shí)。舉例如下：
例如：一個(gè) 2 級(jí)組合邏輯，假定每級(jí)延遲相同為 Tpd，

1. 無(wú)流水線(xiàn)的總延遲就是 2Tpd，可以在一個(gè)時(shí)鐘周期完成，但是時(shí)鐘周期受限制在 2Tpd；

2.流水線(xiàn)：

每一級(jí)加入寄存器（延遲為 Tco）后，單級(jí)的延遲為 Tpd+Tco，每級(jí)消耗一個(gè)時(shí)鐘周期，流水線(xiàn)需要 2 個(gè)時(shí)鐘周期來(lái)獲得第一個(gè)計(jì)算結(jié)果，稱(chēng) 為首次延遲，它要 2*（ Tpd+Tco），但是執(zhí)行重復(fù)操作時(shí)，只要一個(gè)時(shí)鐘周期來(lái)獲得最后的計(jì)算結(jié)果，稱(chēng)為吞吐延遲（ Tpd+Tco）?？梢?jiàn)只要 Tco 小于 Tpd，流水線(xiàn)就可以提高速度。 特別需要說(shuō)明的是，流水線(xiàn)并不減小單次操作的時(shí)間，減小的是整個(gè)數(shù)據(jù)的操作時(shí)間，請(qǐng)大家認(rèn)真體會(huì)。

缺點(diǎn)： 功耗增加，面積增加，硬件復(fù)雜度增加，特別對(duì)于復(fù)雜邏輯如 cpu 的流水線(xiàn)而言，流水越深，發(fā)生需要 hold 流水線(xiàn)或 reset 流水線(xiàn)的情況時(shí)，時(shí)間損失越大。 所以使用流水線(xiàn)并非有利無(wú)害，大家需權(quán)衡考慮。

四. 一個(gè) 8bit 流水線(xiàn)加法器的小例子

非流水線(xiàn)：

module add8(

 a,

 b,

 c);

input  [7:0] a;

input  [7:0] b;

output [8:0] c;

assign c[8:0] = {1'd0, a} + {1'd0, b};

endmodule

采用兩級(jí)流水線(xiàn)：第一級(jí)低 4bit,第二級(jí)高 4bit，所以第一個(gè)輸出需要 2 個(gè)時(shí)鐘周期有效，后面的數(shù)據(jù)都是 1 個(gè)周期之后有效。

module adder8_2(

 clk,

 cin,

 cina,

 cinb,

 sum,

 cout);

input          clk;

input          cin;

input  [7:0]   cina;

input  [7:0]   cinb;

output [7:0]   sum;

output         cout;

reg            cout;

reg            cout1; //插入的寄存器

reg   [3 :0 ]  sum1 ; //插入的寄存器

reg   [7 :0 ]  sum;

reg   [3:0]    cina_reg;

reg   [3:0]    cinb_reg;//插入的寄存器

always @(posedge clk) //第一級(jí)流水

begin

{cout1 , sum1} <= cina[3:0] + cinb [3:0] + cin ;

end

always @(posedge clk)

begin

cina_reg <= cina[7:4];

cinb_reg <= cinb[7:4];

end

always @(posedge clk) //第二級(jí)流水

begin

{cout ,sum[7:0]} <= {{1'b0,cina_reg[3:0]} + {1'b0,cinb_reg[3:0]} + cout1 ,sum1[3:0]} ;

end

endmodule