許多FPGA設(shè)計(jì)都采用高速存儲(chǔ)器接口，可能調(diào)試比較困難，不過只要采用正確的方法就能成功進(jìn)行調(diào)試。

現(xiàn)代FPGA通常連接高速SRAM和SDRAM存儲(chǔ)器。要確保這種器件無差錯(cuò)運(yùn)行，調(diào)試起來可能比較困難。我們必須確保包括電路板布局、電源和FPGA中存儲(chǔ)器接口電路等諸多因素準(zhǔn)確無誤，才能實(shí)現(xiàn)一款切實(shí)可行的存儲(chǔ)器設(shè)計(jì)。

您在調(diào)試SRAM和SDRAM存儲(chǔ)器時(shí)可能會(huì)遇到一些問題，而這些問題有可能會(huì)讓您頭疼好幾天。設(shè)計(jì)和調(diào)試高速存儲(chǔ)器接口時(shí)必須確保采用適當(dāng)?shù)恼{(diào)試方法。下面我將介紹的高效設(shè)計(jì)流程模型采用的是賽靈思Virtex?-4和Virtex-5 FPGA，然而Virtex-6和7系列器件也同樣存在問題和相應(yīng)的解決方案。我和同事采用賽靈思存儲(chǔ)器接口生成器（MIG）工具來生成所有的存儲(chǔ)器IP核，并通過賽靈思ISE?工具來進(jìn)行設(shè)計(jì)的綜合和布局布線。在詳細(xì)分析特定設(shè)計(jì)的特性之前，我們不妨先來看看賽靈思MIG工具、針對(duì)賽靈思FPGA的存儲(chǔ)器校準(zhǔn)過程以及我們用來驗(yàn)證存儲(chǔ)器接口設(shè)計(jì)的內(nèi)建自測(cè)試（BIST）電路。

賽靈思存儲(chǔ)器接口生成器

賽靈思提供存儲(chǔ)器接口生成器工具為其FPGA器件生成存儲(chǔ)器接口內(nèi)核。

從賽靈思CORE Generator?調(diào)用的MIG工具可為DDR-II SRAM、DDR2 SDRAM和QDR-II SRAM等各種類型存儲(chǔ)器生成接口。圖1顯示了賽靈思CORE Generator屏幕截圖，詳細(xì)介紹了MIG3.6.1中支持的賽靈思器件系列和存儲(chǔ)器。此外，還有一款7系列MIG工具可支持賽靈思最新器件。

MIG通過圖形用戶界面（GUI）輸入存儲(chǔ)器和FPGA類型的詳細(xì)信息，最后生成VHDL語言或Verilog語言的寄存器傳輸級(jí)（RTL）文件，以及有關(guān)存儲(chǔ)器接口的用戶約束文件（UCF）。您可將這兩類文件與設(shè)計(jì)方案的其它部分進(jìn)行綜合。此外，MIG還可生成基礎(chǔ)架構(gòu)模塊，為存儲(chǔ)器接口提供所需的時(shí)鐘和復(fù)位。此外，該工具還提供測(cè)試平臺(tái)電路，可用來生成存儲(chǔ)器器件的讀寫操作，以驗(yàn)證正常運(yùn)行。您可從賽靈思網(wǎng)站下載MIG工具及其支持的FPGA和存儲(chǔ)器的完整介紹。

校準(zhǔn)注意事項(xiàng)

為了確保從存儲(chǔ)器準(zhǔn)確捕獲數(shù)據(jù)到FPGA中，存儲(chǔ)器接口內(nèi)核應(yīng)在使用讀取數(shù)據(jù)路徑前對(duì)其進(jìn)行校準(zhǔn)。校準(zhǔn)過程在加電時(shí)自動(dòng)進(jìn)行?；径?，數(shù)據(jù)訓(xùn)練模式被寫入到存儲(chǔ)器中，隨后不斷讀回。這是過程分三個(gè)階段：第一階段要讓讀取數(shù)據(jù)窗口相對(duì)于數(shù)據(jù)選通信號(hào)居中，對(duì)進(jìn)入FPGA的數(shù)據(jù)進(jìn)行計(jì)時(shí)；第二階段要確保居中的數(shù)據(jù)和時(shí)鐘同步于FPGA時(shí)鐘域，從而使數(shù)據(jù)能在輸入觸發(fā)器和FPGA架構(gòu)中的觸發(fā)器之間傳輸；第三階段則提供讀取驗(yàn)證信號(hào)。賽靈思MIG文檔全面介紹了各種不同類型的存儲(chǔ)器校準(zhǔn)過程。

圖1- CORE Generator MIG工具支持多代賽靈思FPGA。

時(shí)鐘生成器和內(nèi)建自測(cè)試電路（BIST）

我們采用賽靈思MIG工具生成所有存儲(chǔ)器接口設(shè)計(jì)。不過在一些設(shè)計(jì)實(shí)例中我們則不用MIG工作流程。我們使用的FPGA所在的電路板是針對(duì)各種用戶和應(yīng)用設(shè)計(jì)的。因此我們要設(shè)計(jì)一個(gè)定制時(shí)鐘生成器與復(fù)位模塊，提供用戶應(yīng)用所需的所有時(shí)鐘和復(fù)位。這意味著應(yīng)移除MIG生成的基礎(chǔ)架構(gòu)模塊并從我們的定制模塊為存儲(chǔ)器接口提供時(shí)鐘和復(fù)位。

此外，我們還設(shè)計(jì)自己的定制BIST模塊，用來對(duì)存儲(chǔ)器進(jìn)行全面的測(cè)試，這就要通過使用各種數(shù)據(jù)模式讀/寫每個(gè)存儲(chǔ)器的位置，包括0、F、A、5、walking 0、walking 1、順序數(shù)據(jù)和偽隨機(jī)二進(jìn)制序列（PRBS）數(shù)據(jù)等。BIST電路在主機(jī)接口控制下運(yùn)行并報(bào)告所發(fā)現(xiàn)的任何錯(cuò)誤。BIST電路可存儲(chǔ)所發(fā)現(xiàn)的任何數(shù)據(jù)錯(cuò)誤的地址，并發(fā)出哪個(gè)或哪些數(shù)據(jù)位是錯(cuò)誤的信號(hào)。圖2顯示了通用設(shè)計(jì)的方框圖，MIG內(nèi)核對(duì)應(yīng)于電路板上特定的DDR-II SRAM、DDR2 SDRAM或QDR-II SRAM存儲(chǔ)器。

需要反復(fù)強(qiáng)調(diào)的是，任何FPGA存儲(chǔ)器接口要正常運(yùn)行，就必須遵循FPGA和存儲(chǔ)器的PCB布局建議。必須讓器件之間的軌道長(zhǎng)度相匹配，盡可能地減少偏移，同時(shí)也有必要盡可能地減少信號(hào)之間的串?dāng)_，為所有器件提供適當(dāng)?shù)娜ヱ?。FPGA和存儲(chǔ)器有許多電源，通常采用開關(guān)穩(wěn)壓器和線性穩(wěn)壓器的組合方式進(jìn)行供電，應(yīng)根據(jù)制造商的產(chǎn)品使用指南確保所有這些器件正常運(yùn)行。您雖然需要花時(shí)間研究FPGA和存儲(chǔ)器的電源的原理圖及布局方面的詳細(xì)信息，但會(huì)顯著縮短調(diào)試時(shí)間，可謂磨刀不誤砍柴工。

下面，我們來進(jìn)一步分析使用前述BIST電路測(cè)試中出現(xiàn)誤碼的三個(gè)存儲(chǔ)器實(shí)例。全部實(shí)例均出現(xiàn)類似的癥狀，也就是在存儲(chǔ)器成功校準(zhǔn)后出現(xiàn)誤碼。然而每個(gè)實(shí)例中的出錯(cuò)的原因各異。我們通過反復(fù)運(yùn)行BIST測(cè)試器發(fā)現(xiàn)了這些誤碼。還有一點(diǎn)需要指出的是，所有電路板都成功通過了JTAG測(cè)試。

實(shí)例1：連接DDR-II SRAM的VIRTEX-4電路板

該電路板采用的Virtex-4 FPGA連接了一個(gè)運(yùn)行頻率為200 MHz的 DDR-II SRAM存儲(chǔ)器。在存儲(chǔ)器接口成功校準(zhǔn)后，并開始進(jìn)行BIST測(cè)試時(shí)，出現(xiàn)了單誤碼。這種錯(cuò)誤出現(xiàn)在不同的存儲(chǔ)器位置和數(shù)據(jù)字中的不同比特位置。

我們所做的第一件事就是測(cè)量所有FPGA和存儲(chǔ)器的電源，發(fā)現(xiàn)其都在正確的電壓規(guī)范內(nèi)運(yùn)行。我們?cè)贆z查電路板上的振蕩器，其頻率也正確，信號(hào)也沒有過多的抖動(dòng)。接下來我們決定在進(jìn)行BIST測(cè)試時(shí)使用示波器再次檢查電壓。

存儲(chǔ)器電源電壓VDD采用1.8V穩(wěn)壓器供電，我們發(fā)現(xiàn)穩(wěn)壓器的輸出電壓出現(xiàn)過多的紋波，超出了存儲(chǔ)器的電壓規(guī)范要求。我們檢查穩(wěn)壓器電路，發(fā)現(xiàn)其輸出平滑電容的值不準(zhǔn)確，僅為要求的10%。我們用準(zhǔn)確的值加以替代，紋波下降至可接受的水平，這樣輸出電壓就在規(guī)范要求以內(nèi)，誤碼也消失了。