時(shí)鐘信號衰減會增加抖動，因此對驅(qū)動器輸出的端接很重要。為了避免抖動和時(shí)鐘質(zhì)量降低的不利影響，需要使用恰當(dāng)?shù)男盘柖私臃椒ā?種端接方法分享給你們。

·?Z0是傳輸線的阻抗；

·?ZOUT?是驅(qū)動器的輸出阻抗，

·?ZIN?是接收器的輸入阻抗。

PS：這里僅顯示CMOS和PECL/LVPECL電路。

串行端接

實(shí)際上，因?yàn)樽杩箷S頻率動態(tài)變化，難以達(dá)到阻抗匹配，所以緩沖器輸出端可以省去電阻(R)。

優(yōu)勢：

·?低功耗解決方案（沒有對地的吸電流）

·?很容易計(jì)算R的值 R (Z0?– ZOUT).

弱點(diǎn)：

·?上升/下降時(shí)間受RC電路的影響，增加抖動?

·?只對低頻信號有效?

備注：

·?CMOS驅(qū)動器

·?不適合高頻時(shí)鐘CMOS drivers信號

·?適合低頻時(shí)鐘信號和非常短的走線

·?下拉電阻

CMOS?

優(yōu)勢：非常簡單(R = Z0)

弱點(diǎn)：高功耗

備注：不推薦

·?LVPECL

優(yōu)勢：

·?簡單的3電阻解決方案。

·?就節(jié)能而言稍好一點(diǎn)，相對于4電阻端接來說節(jié)省一個(gè)電阻。

·?備注：推薦。端接電阻盡可能靠近PECL接收器放置。

交流端接

·?CMOS

優(yōu)勢：沒有直流功耗。

備注：為避免較高功耗，C應(yīng)該很小，但也不能太小而導(dǎo)致吸電流。

·?LVPECL

優(yōu)勢：交流耦合允許調(diào)整偏置電壓。避免電路兩端之間的能量流動。

弱點(diǎn)：交流耦合只推薦用于平衡信號（50%占空比的時(shí)鐘信號）。

備注：交流耦合電容的ESR值和容值應(yīng)該很低。

電阻橋

·?CMOS

優(yōu)勢：功耗實(shí)現(xiàn)合理的權(quán)衡取舍。

弱點(diǎn)：單端時(shí)鐘用兩個(gè)器件。

·?LVPECL

弱點(diǎn)：差分輸出邏輯用4個(gè)外部器件。

備注：3.3V LVPECL驅(qū)動器廣泛應(yīng)用端接。