上述兩種方法只適合驗證數(shù)據(jù)量小的程序，對程序進(jìn)行簡單驗證，如果要驗證的數(shù)據(jù)量較大，

　　上述兩種方法就比較麻煩，現(xiàn)在被廣泛采用的是測試文件法。這種方法其實是要設(shè)計者自己編寫測試文件，把要驗證的程序當(dāng)成測試程序的一個模塊，在測試文件中對要驗證的程序加載激勵。以下就是針對上面加發(fā)器的測試文件：

　　library ieee;

　　use ieee.std_logic_1164.all

　　use ieee.std_logic_signed.all

　　entity tb is

　　end tb

　　architecture a_tb of tb is

　　component Add

　　port(D1 : in std_logic_vector(7 downto 0);

　　D2 : in std_logic_vector(7 downto 0);

　　D0 : out std_logic_vector(7 downto 0);

　　CE : in std_logic;

　　Clk: in std_logic);

　　end component;

　　signal D1 : std_logic_vector(7 downto 0) :=(other => ‘1’);

　　signal D2 : std_logic_vector(7 downto 0) :=(other => ‘1’);

　　signal D0 : std_logic_vector(7 downto 0) :=(other => ‘0’);

　　signal CE : std_logic := ’0’;

　　signal Clk : std_logic

　　begin

　　dut : Add

　　port map(D1 => D1，

　　D2 => D2，

　　D0 => D0，

　　CE => CE，

　　Clk => Clk);

　　Clk <= not Clk after 25 ns;

　　process

　　begin

　　wait until Clk = ‘1’ and Clk’event;

　　D1 <= D1+1;

　　D2 <= D2+2;

　　end process;

　　end a_tb;

　　用這個測試文件產(chǎn)生的仿真波形如圖3 所示：

　　這種方法可以仿真大量的數(shù)據(jù)，對程序進(jìn)行比較全面的仿真。

　　(4)textio 法

　　方法(3)產(chǎn)生的激勵數(shù)據(jù)一般很有規(guī)律，也容易分析，但同時也可能造成某些情況無法檢測到。所以做仿真時若希望驗證一些沒有規(guī)律的數(shù)據(jù)，則可以用 textio 方法實現(xiàn)。實際上它的輸入激勵是存儲在dat 文件中的，在測試文件中讀入這些數(shù)據(jù)，如果用VHDL 編寫程序，需要textio 庫和VHDL93 標(biāo)準(zhǔn)的支持，限于篇幅這里就不詳細(xì)介紹，詳情請參見有關(guān)文獻(xiàn)。

　　用ModelSim 進(jìn)行時序仿真

　　時序仿真是FPGA 設(shè)計的重要步驟之一，它通常是在做完布局布線后進(jìn)行，仿真中包含布局布線產(chǎn)生的延時信息。時序仿真的方法和步驟和功能仿真基本相同，但有兩點(diǎn)需要注意：一是一般布局布線后生成的網(wǎng)表并不包含timing 數(shù)據(jù)，會用一個SDF(Standard Delay Format)文件來存儲timing數(shù)據(jù)，它通常是由布局布線工具產(chǎn)生，在做時序仿真時要用到。上面啟動仿真器加載時不僅要加載布局布線后生成的源文件，還要加載SDF 文件。二是在用ModelSim SE 版本時，由于不包含特定廠商的庫文件，而在做時序仿真時恰恰與特定的器件相關(guān)，要用到這些庫，為了提高仿真速度，通常需要提前編譯這些庫，而且不同廠商編譯庫的方法不盡相同，本文以編譯Xilnx 公司的庫為例，介紹編譯庫的方法。

　　這種方法是通過在Xilinx 的網(wǎng)站上下載的xilinx_lib_4.tcl 腳本進(jìn)行的，選擇菜單中的執(zhí)行宏或者在命令行中輸入source xilinx_lib_4.tcl，會彈出圖4 所示的對話框，在選擇所要編譯的語言后，Xilinx Software Version、編譯的庫、Xilinx 路徑和Modelsim 路徑后就可以進(jìn)行庫的編譯了。其中較重要的是simprim(做時序仿真時用)和Xilinxcorelib(在進(jìn)行Xilinx core 的電路仿真時用)，這些庫還有對應(yīng)的Verilog 版本。在進(jìn)行庫編譯之前，最好把ModelSim 安裝目錄下的modelsim.ini 文件的只讀屬性去掉，這樣可以把編譯后的庫信息加到該文件中，具體信息如下：

　　simprim = C:/Modeltech_5.5b/simprim

　　simprims_ver = C:/Modeltech_5.5b/simprims_ver

　　xilinxcorelib = C:/ Modeltech_5.5b/xilinxcorelib

　　xilinxcorelib_ver = C:/

　　Modeltech_5.5b/xilinxcorelib_ver

　　結(jié)束語

　　通過對FPGA 設(shè)計中功能仿真和時序仿真的詳細(xì)介紹，有助于熟練應(yīng)用ModelSim 進(jìn)行一系列仿真，同時也拋磚引玉地引導(dǎo)讀者在實際中發(fā)現(xiàn)和應(yīng)用ModelSim 的調(diào)試程序、比較波形等其他功能。