針對(duì)上面提出的問(wèn)題，分別進(jìn)行了MATLAB-Simulink環(huán)境、MATLAB-Xilinx環(huán)境和硬件在環(huán)聯(lián)合環(huán)境下的仿真工作，并對(duì)仿真結(jié)果進(jìn)行分析：仿真結(jié)果幅值方面，3種仿真模式下的輸出結(jié)果Udc的幅值是一致的，說(shuō)明不同方式搭建的控制器仿真模型可以實(shí)現(xiàn)同樣的功能；算法執(zhí)行環(huán)境方面，同樣的仿真結(jié)果表明Xilinx模塊搭建的控制器算法可以正常運(yùn)行于FPGA中；仿真結(jié)果穩(wěn)定情況方面，Simulink模型輸出比Xilinx模型輸出更加穩(wěn)定，沒(méi)有抖動(dòng)。經(jīng)過(guò)分析得出，Xilinx模型存在抖動(dòng)的原因，是由于System Generator控制管理的Xilinx模塊基于離散模式下的算法模塊，而POWER GUI控制管理下的Simulink模塊工作在連續(xù)狀態(tài)。連續(xù)模型與離散模型互相結(jié)合工作，導(dǎo)致了輸出結(jié)果存在抖動(dòng)情況。聯(lián)合仿真實(shí)現(xiàn)的是控制器IP核于FPGA之中執(zhí)行運(yùn)算，同樣存在著波動(dòng)。

2.2 聯(lián)合仿真分析

聯(lián)合仿真的原理與本文基于System Generator模型導(dǎo)出的變換器控制設(shè)計(jì)中心思想一致，重點(diǎn)在于導(dǎo)出環(huán)節(jié)。在聯(lián)合仿真過(guò)程中，將Xilinx模塊搭建的控制器導(dǎo)出成Verilog語(yǔ)言下的集成核，該核在FPGA中完成控制器算法的運(yùn)算過(guò)程[7-9]。

聯(lián)合仿真是Xilinx模塊搭建的控制器的最直接的驗(yàn)證過(guò)程，因其在ZedBoard開(kāi)發(fā)板的FPGA環(huán)境下實(shí)現(xiàn)控制算法仿真，所以聯(lián)合仿真的結(jié)果是控制器算法最真實(shí)的體現(xiàn)，是算法功能性驗(yàn)證的最好方法。仿真模型如圖3所示。圖4顯示的是聯(lián)合仿真集成核，其實(shí)現(xiàn)控制算法運(yùn)算于FPGA過(guò)程中的數(shù)據(jù)反饋。

2.3 模型導(dǎo)出

Xilinx模塊搭建而成的控制器，通過(guò)System Generator導(dǎo)出成Vivado可以使用的IP核。該IP核僅包括Xilinx模塊構(gòu)成的控制器部分，其由GatewayIN/GatewayOUT來(lái)定義端口參數(shù)。這些端口參數(shù)設(shè)定了輸入/輸出數(shù)據(jù)的類型、位數(shù)等信息，同時(shí)包含了離散仿真步長(zhǎng)信息。GatewayIN/GatewayOUT起到了連接外部數(shù)據(jù)和Xilinx模塊的關(guān)鍵作用。導(dǎo)出環(huán)境下System Generator的信息如圖5所示。從圖中軟件設(shè)置信息可以看出，將Boost變換器的控制系統(tǒng)導(dǎo)出成IP核的形式，并針對(duì)所擁有的FPGA芯片系列選定了相對(duì)應(yīng)的開(kāi)發(fā)板，同時(shí)將Verilog語(yǔ)言作為開(kāi)發(fā)設(shè)計(jì)的硬件描述語(yǔ)言。其他選項(xiàng)設(shè)定為默認(rèn)設(shè)置即可。此處設(shè)置了合適的導(dǎo)出對(duì)象與導(dǎo)出環(huán)境，是整個(gè)設(shè)計(jì)關(guān)鍵的一步。

2.4 Vivado軟件處理

經(jīng)過(guò)System Generator導(dǎo)出的Boost控制器，作為一個(gè)獨(dú)立的IP核，可以由Vivado軟件進(jìn)行使用操作。本文中使用Vivado軟件，搭建Boost變換器數(shù)據(jù)處理模型，包括主模塊（XADC模數(shù)轉(zhuǎn)換模塊、數(shù)據(jù)分離處理模塊）和控制模塊（IP核），如圖6所示。其中模數(shù)轉(zhuǎn)換使用ZedBoard板卡自帶的模數(shù)轉(zhuǎn)換器，借助XADC將輸入開(kāi)發(fā)板的模擬量轉(zhuǎn)化為數(shù)字量。數(shù)據(jù)分離模塊存在是因?yàn)橛蒟ADC出來(lái)的數(shù)據(jù)是混亂的(開(kāi)發(fā)板輸入n通道的數(shù)據(jù)，XADC輸出1…n.1…n格式的數(shù)據(jù))，其目的在于將XADC轉(zhuǎn)換出來(lái)的數(shù)據(jù)進(jìn)行有效分離，以便于后級(jí)的運(yùn)算操作。數(shù)據(jù)處理模塊主要是將數(shù)字量進(jìn)行處理，使其與實(shí)際中模擬量的大小相對(duì)應(yīng)，以進(jìn)行后續(xù)的PI控制。

3 實(shí)驗(yàn)驗(yàn)證

實(shí)驗(yàn)借助了ZedBoard開(kāi)發(fā)板平臺(tái)上的高精度AD轉(zhuǎn)換器，同時(shí)在面包板上搭建的Boost變換器，結(jié)合采樣調(diào)理板形成一個(gè)閉環(huán)控制系統(tǒng)進(jìn)行實(shí)驗(yàn)。

首先是對(duì)Boost主電路上的輸出信號(hào)進(jìn)行采樣，該信號(hào)經(jīng)過(guò)調(diào)理板進(jìn)行處理。調(diào)理板出來(lái)的信號(hào)輸送到ZedBoard開(kāi)發(fā)板，在開(kāi)發(fā)板上進(jìn)行模數(shù)轉(zhuǎn)換和進(jìn)一步數(shù)據(jù)處理，處理結(jié)果經(jīng)由System Generator導(dǎo)出控制器IP核之后與三角波進(jìn)行比較，得到PWM波輸出。PWM波經(jīng)過(guò)驅(qū)動(dòng)電路然后控制Mosfet的導(dǎo)通與關(guān)斷。

結(jié)合實(shí)驗(yàn)結(jié)果圖7，得到表1。從表1中可以看出，Boost變換器在輸入11.5 V～15 V的變化過(guò)程中，輸出電壓可以穩(wěn)定在24.2 V左右。在變載試驗(yàn)下，輸出電壓略微下降0.3 V。

4 結(jié)束語(yǔ)

結(jié)合MATLAB/Simulink環(huán)境，使用Xilinx公司提供的System Generator模塊庫(kù)來(lái)搭建仿真模型，然后生成Verilog硬件描述語(yǔ)言實(shí)現(xiàn)的IP核的控制系統(tǒng)設(shè)計(jì)方法，使得FPGA設(shè)計(jì)開(kāi)發(fā)者可以利用Simulink的仿真功能和MATLAB的強(qiáng)大數(shù)據(jù)分析能力來(lái)進(jìn)行FPGA系統(tǒng)級(jí)仿真和行為級(jí)分析。相比于以往直接使用Verilog/VHDL語(yǔ)言來(lái)進(jìn)行控制系統(tǒng)的編寫(xiě)，大大簡(jiǎn)化了不同環(huán)節(jié)之間的相互連接驗(yàn)證工作，同時(shí)提高了功能實(shí)現(xiàn)的驗(yàn)證效率，縮短了設(shè)計(jì)周期。這種設(shè)計(jì)上的靈活性，在滿足要求的同時(shí)，也便于對(duì)細(xì)節(jié)的修改，使得設(shè)計(jì)好的模型可以被重復(fù)使用，是FPGA設(shè)計(jì)的新方向。