1 引言

現(xiàn)場(chǎng)可編程門陣列FPGA是一種由用戶實(shí)現(xiàn)芯片功能的器件，用戶在設(shè)計(jì)完成之后可以進(jìn)行功能仿真，也可以現(xiàn)場(chǎng)編程進(jìn)行驗(yàn)證，有利于及早發(fā)現(xiàn)問(wèn)題，完善設(shè)計(jì)，具有極大的靈活性和通用性?？删幊唐骷陔娮酉到y(tǒng)設(shè)計(jì)中的應(yīng)用日益增多，地位也越來(lái)越重要。隨著規(guī)模的不斷擴(kuò)大，速度和性能不斷提高，一個(gè)電子系統(tǒng)的大部分電路，如：控制電路、邏輯電路、接口電路、運(yùn)算電路等都可以由一片可編程器件實(shí)現(xiàn)。

在日常生活生產(chǎn)中，經(jīng)常需要傳輸?shù)退俚臄?shù)據(jù)信號(hào)，供現(xiàn)場(chǎng)監(jiān)測(cè)、實(shí)施控制等需要信息傳輸?shù)沫h(huán)境使用。由于可使用的無(wú)線頻率資源有限，通常需要采用有線方式傳輸數(shù)字信號(hào)。因此有必要研究數(shù)字信號(hào)在基帶系統(tǒng)中遠(yuǎn)程傳輸?shù)膯?wèn)題。在參考文獻(xiàn)中，作者通過(guò)仿真，探討了數(shù)字信號(hào)通過(guò)基帶系統(tǒng)遠(yuǎn)程傳輸?shù)目尚行?，提出在發(fā)送端和接收端對(duì)信號(hào)進(jìn)行濾波和放大的解決方案。在信號(hào)實(shí)際傳輸過(guò)程中，還受許多條件的約束，如：為了方便接收端提取位定時(shí)信息，需要對(duì)基帶信號(hào)編碼，選擇合適的傳輸碼型；受有線信道傳輸特性的影響，基帶信號(hào)不應(yīng)含有較多的高頻和低頻成分；為了減小噪聲對(duì)有用信號(hào)的干擾，需要采取差錯(cuò)控制技術(shù)；為減小碼間干擾，提高頻帶利用率，需要采用頻譜變換技術(shù)等。

針對(duì)低速數(shù)字信號(hào)的基帶傳輸問(wèn)題，在理論分析、構(gòu)建模型的基礎(chǔ)上，對(duì)其中的數(shù)字濾波環(huán)節(jié)，采用MAXPLUS??軟件編程，對(duì)FPGA的硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)來(lái)實(shí)現(xiàn)，配合MAX7000S系列的FPGA芯片實(shí)現(xiàn)中遠(yuǎn)程基帶傳輸。

2 發(fā)送單元設(shè)計(jì)

原始的數(shù)字信源中會(huì)出現(xiàn)長(zhǎng)時(shí)間的連“0”符號(hào)，若直接傳輸，接收端定時(shí)恢復(fù)系統(tǒng)難以保證收定時(shí)信號(hào)的準(zhǔn)確性，從獲取定時(shí)信息等角度考慮，需要將原始的信息符號(hào)編制成適合于傳輸用的碼型。編碼后的信號(hào)電平為TTL電平，不適合遠(yuǎn)距離傳輸，需要放大后發(fā)送。

采用矩形脈沖傳輸數(shù)字信源，它的功率譜的高、低頻分量都非常豐富，具有這樣特點(diǎn)的信號(hào)在有線信道中傳輸會(huì)產(chǎn)生嚴(yán)重畸變。此外，在數(shù)字信號(hào)遠(yuǎn)程傳輸時(shí)，還需要盡可能地提高頻帶利用率，降低碼間干擾。從這些角度考慮，采用雙二進(jìn)制編碼來(lái)改變傳輸信號(hào)的頻譜結(jié)構(gòu)，提高抗碼間干擾的能力。在實(shí)際設(shè)計(jì)中，采用應(yīng)用得最廣的第Ⅳ類部分響應(yīng)波形。

綜合考慮上述因素，基帶信號(hào)發(fā)送端的組成結(jié)構(gòu)如圖1所示。采用基于MAXPLUSⅡ10.1軟件平臺(tái)的Verilog-HDL硬件描述語(yǔ)言來(lái)設(shè)計(jì)編碼、裝幀和雙二進(jìn)制編碼模塊。

2.1 線路碼編碼及幀結(jié)構(gòu)設(shè)計(jì)

基帶信號(hào)傳輸碼型種類繁多，其中，雙相碼以其編譯碼簡(jiǎn)單、定時(shí)信息豐富等特點(diǎn)在本地局域網(wǎng)中得到廣泛應(yīng)用，結(jié)合低速數(shù)據(jù)傳輸?shù)那疤幔x擇雙相碼作為線路碼型。雙相碼又稱Manchester碼，它的編碼規(guī)則是：0固定地用“01”（0相位波形）表示，1固定地用“10”（π相位波形）表示，或反之，是1B2B碼。

基于Verilog-HDL語(yǔ)言對(duì)雙相碼編碼建模。根據(jù)編碼原理可以看到：對(duì)于“0”，它的第一位編碼是“0”，第二位編碼為“1”；而對(duì)于“1”，它的第一位編碼為“1”，第二位編碼為“0”。這樣，我們只要設(shè)置一個(gè)相位時(shí)鐘phase，在其一個(gè)周期內(nèi)完成雙相位編碼：在phase 的“1”半周，總是輸出信碼的原碼；在“0”半周總是對(duì)原碼取非后輸出。

phase是經(jīng)主時(shí)鐘clk二分頻得到的相位脈沖；codein為信碼輸入，時(shí)鐘頻率與phase相同；enc_data為編碼輸出。

在接收端對(duì)雙相碼解調(diào)時(shí)，需要提供分組信息，以便于同步接收；為減小噪聲對(duì)信碼的影響，需要進(jìn)行差錯(cuò)控制編碼，使碼組具有一定的糾檢錯(cuò)能力，等。因此在發(fā)送端需要進(jìn)行幀結(jié)構(gòu)設(shè)計(jì)。本設(shè)計(jì)模塊中每一幀由同步頭（3bit）、信息位（16bit）、奇偶校驗(yàn)位（1bit）構(gòu)成，總計(jì)20bit，用于低速數(shù)據(jù)傳輸。為了使信息碼與同步碼有所區(qū)別，選擇“111”作為同步碼。因?yàn)殡p相碼的編碼效率是50%，所以16位信息位傳遞的原始信碼位數(shù)是8位。校驗(yàn)方式采用偶校驗(yàn)。采用軟件編程實(shí)現(xiàn)。編碼及成幀的仿真波形如圖2所示［4］。圖中codein是原始信碼，enc_data為線路碼，F(xiàn)rame為組幀后的結(jié)果。從圖中可以看出，原始信碼的一個(gè)碼段“00010111…”編碼后的結(jié)果為“0101011001101010…”，碼速率是原始信碼碼速率的2倍，這一碼段附加幀頭和奇偶校驗(yàn)位成幀后為“11101010110011010100…”。

2.2 雙二進(jìn)制編碼

雙二進(jìn)制編碼包括預(yù)編碼和相關(guān)編碼兩個(gè)部分。

2.2.1預(yù)編碼器

模2運(yùn)算。預(yù)編碼器實(shí)現(xiàn)的邏輯運(yùn)算功能，采用一個(gè)異或邏輯單元和兩個(gè)D觸發(fā)器做延時(shí)單元即可實(shí)現(xiàn)。如圖3所示。

這一單元在MAXPLUSⅡ軟件平臺(tái)下采用圖形編輯法實(shí)現(xiàn)。

2.2.2相關(guān)編碼器

采用TL082集成運(yùn)算放大器及電阻、電容構(gòu)成減法電路，預(yù)編碼器輸出的作為減法器的輸入端，實(shí)現(xiàn)相關(guān)編碼運(yùn)算，形成輸出信號(hào)，它的脈沖為雙極性，大小相等。輸出信號(hào)通過(guò)低通濾波、功率放大之后發(fā)送。

3 接收單元設(shè)計(jì)

接收單元的作用與發(fā)送單元相反，它從接收到的信號(hào)中恢復(fù)出發(fā)送的數(shù)字信號(hào)。

接收端對(duì)接收到的信號(hào)，進(jìn)行二階有源帶通濾波、放大之后，再進(jìn)行判決。由于在設(shè)計(jì)中數(shù)字信號(hào)采用單極性波形傳輸，因此相關(guān)編碼器的輸出序列 有三種可能的邏輯值： 和0。接收端的判決規(guī)則是： 判為1，0判為0。根據(jù)這一特點(diǎn)，在實(shí)際設(shè)計(jì)中先對(duì)濾波放大后的信號(hào)進(jìn)行全波整流，然后再進(jìn)行抽樣判決，從而簡(jiǎn)化接收電路。

接收端的位定時(shí)信息由基于FPGA的數(shù)字鎖相環(huán)提取。FPGA在數(shù)字鎖相環(huán)的設(shè)計(jì)上存在復(fù)雜的時(shí)序配合，因此將鎖相環(huán)各部分的功能分成4個(gè)模塊：鑒相器、K模可逆計(jì)數(shù)器、脈沖加減計(jì)數(shù)器和N分頻器，分別實(shí)現(xiàn)。DPLL的主要功能模塊見圖4。

異或鑒相器默認(rèn)的鎖定相位是與輸入信號(hào)相位相差90°的時(shí)鐘信號(hào)，而位同步時(shí)鐘的一個(gè)周期恰好和最小的一個(gè)碼元長(zhǎng)度相等，故將本地產(chǎn)生的估算信號(hào)在進(jìn)行異或鑒相之前進(jìn)行分頻，使其半個(gè)周期的長(zhǎng)度恰好與一個(gè)碼元寬度相等。當(dāng)本地估算信號(hào)的上升沿恰好與輸入碼流的跳變沿相對(duì)，即是正確的位同步時(shí)鐘時(shí)，輸入碼流與分頻后的信號(hào)進(jìn)行異或后產(chǎn)生占空比為1：1的方波。當(dāng)本地估算信號(hào)超前于輸入碼流時(shí)，鑒相輸出在一個(gè)周期內(nèi)0比1多；否則1比0多；由此可以判斷相位的超前和滯后。

K模可逆計(jì)數(shù)器構(gòu)成環(huán)路濾波器，在環(huán)路中對(duì)輸入噪聲起抑制作用。它對(duì)鑒相器輸出信號(hào)進(jìn)行可逆計(jì)數(shù)，當(dāng)計(jì)數(shù)結(jié)果達(dá)到一定值時(shí)，便輸出增、扣脈沖信號(hào)，控制DCO對(duì)相位進(jìn)行調(diào)整。

加減脈沖控制器和除N計(jì)數(shù)器構(gòu)成數(shù)控振蕩器。脈沖加減電路通過(guò)“增”脈沖或“扣”脈沖實(shí)現(xiàn)了對(duì)輸入信號(hào)頻率和相位的跟蹤和調(diào)整，最終使輸出信號(hào)鎖定在輸入信號(hào)的頻率和相位上。除N計(jì)數(shù)器對(duì)脈沖加減電路的輸出再進(jìn)行N分頻，得到本地估算信號(hào)。

對(duì)采用Verilog-HDL語(yǔ)言建模的鎖相環(huán)提取位定時(shí)程序進(jìn)行編譯和仿真，仿真波形如圖5所示。

由上面的仿真波形可以看出，開始時(shí)輸入碼流flow的跳變沿與本地估算信號(hào)cout的上升沿沒(méi)有對(duì)齊，未實(shí)現(xiàn)相位鎖定。根據(jù)鑒相器輸出的相位差dnup判斷，在一段時(shí)間內(nèi)0比1出現(xiàn)的次數(shù)多，由此說(shuō)明本地估算信號(hào)的相位超前于輸入碼流的相位，通過(guò)環(huán)路濾波器后，產(chǎn)生1bit的扣脈沖信號(hào)（在圖中右側(cè)標(biāo)出），使本地估算信號(hào)相位向后延時(shí)了1bit，從而達(dá)到了相位鎖定的目的。

以傳輸64 KHz的數(shù)字基帶信號(hào)為例，當(dāng)環(huán)路鎖定時(shí)DCO的輸出頻率為512KHz，經(jīng)過(guò)8分頻后可得位定時(shí)。

抽樣判決后得到的是組幀的線路碼，依據(jù)偶校驗(yàn)規(guī)則，判斷幀內(nèi)碼是否出錯(cuò)，若無(wú)錯(cuò)，對(duì)線路碼拆幀，去掉幀頭和校驗(yàn)位，輸出信碼；若有錯(cuò)，采取丟棄一幀的解決辦法。對(duì)于采樣、監(jiān)測(cè)等對(duì)精度要求不高的低速數(shù)據(jù)傳輸場(chǎng)合，這種辦法可以滿足要求。

上述程序通過(guò)編譯，適配到EPM7128目標(biāo)芯片，與外圍硬件電路配合，實(shí)現(xiàn)了數(shù)字信號(hào)遠(yuǎn)程基帶傳輸問(wèn)題。本系統(tǒng)理論傳輸距離可達(dá)10km，在實(shí)驗(yàn)室條件下采用偽碼進(jìn)行測(cè)試，傳輸線采用普通五類非屏蔽雙絞線，距離約300m時(shí)，恢復(fù)出的基帶信號(hào)波形與直連相同，證明采用編碼、抗碼間干擾及濾波放大等技術(shù)，較好地解決了遠(yuǎn)程基帶傳輸問(wèn)題。

4 小結(jié)

本設(shè)計(jì)的創(chuàng)新之處是：采用FPGA編程解決了數(shù)據(jù)通過(guò)中遠(yuǎn)程基帶系統(tǒng)傳輸過(guò)程中的數(shù)字濾波問(wèn)題，包括編碼、頻譜變換、位定時(shí)提取和譯碼等主要數(shù)字濾波環(huán)節(jié)。所設(shè)計(jì)的系統(tǒng)碼間干擾小，傳輸效果好。由于采用可編程器件提高了系統(tǒng)的集成度和可靠性，降低了功耗和成本，增強(qiáng)了系統(tǒng)的靈活性。系統(tǒng)中的單元模塊具有較好的通用性，可以作為基本單元電路移植到其他低速中遠(yuǎn)程數(shù)據(jù)傳輸場(chǎng)合。

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