1．引言

在一些試驗、研究中，有時需要存在相位差的兩同頻信號。通常采用移相網(wǎng)絡(luò)來實現(xiàn)，如阻容移相，變壓器移相等。采用這些方法有許多不足之處，比如：輸出波形受輸入波形的影響，移相操作不方便，移相角度隨信號頻率和所接負載等因素的影響等。若采用直接數(shù)字頻率合成及數(shù)字移相技術(shù)，能得到頻率及相位差高度穩(wěn)定精確的信號且實現(xiàn)方便。

2．波形及移相波形發(fā)生器的系統(tǒng)組成原理

如圖1所示為波形及移相波形發(fā)生器的系統(tǒng)組成方框圖。

圖1 波形及移相波形發(fā)生器的系統(tǒng)組成原理框圖

標(biāo)準時鐘（由晶振電路產(chǎn)生）加于進制可編程的n進制計數(shù)器，其溢出脈沖加于可預(yù)置初值的地址計數(shù)器，生成波形存儲器所需的地址信號，地址信號的產(chǎn)生頻率正比于時鐘頻率，且周而復(fù)始地變化，從而使波形數(shù)據(jù)存儲器輸出周期的正弦序列，D/A轉(zhuǎn)換器則輸出連續(xù)的模擬正弦電壓（或電流）波形，如圖2所示。

為移相方便，設(shè)一周期的正弦波共采樣360個點，即波形數(shù)據(jù)存儲器共存儲360個正弦波形的數(shù)據(jù)。由于移相波形的地址計數(shù)器的第一次運行初值為m，故兩正弦波存在相位差為 m°。相鄰采樣點有n個標(biāo)準時鐘脈沖間隔，即?T0=N-1/Fclk。圖1中波形數(shù)據(jù)存儲器的全部數(shù)據(jù)被讀出一次的頻率為：?F=1/T0-360=Fclk/n-360。改變n和m，即可改變輸出信號的頻率和相位。若時鐘頻率?Fclk為100MHz，則 。例如取n為1000，m為120，則產(chǎn)生相位為120°，頻率為277.8Hz的正弦信號。當(dāng)n=1時得最高信號頻率為277.8KHz。

3．系統(tǒng)的軟硬件設(shè)計

FPGA是20世紀90年代發(fā)展起來的大規(guī)?？删幊踢壿嬈骷S著EDA技術(shù)和微電子技術(shù)的進步，F(xiàn)PGA的時鐘延遲可達到ns級，結(jié)合其并行工作方式，在超高速、實時測控方面有非常廣闊的應(yīng)用前景，并且FPGA具有高集成度、高可靠性，幾乎可將整個設(shè)計系統(tǒng)下載于同一芯片中，實現(xiàn)所謂片上系統(tǒng)，從而大大縮小其體積。為此，設(shè)計了一種基于FPGA的高精度數(shù)字式移相正弦波信號發(fā)生器，該裝置能夠產(chǎn)生頻率、相位、幅度均可數(shù)字式預(yù)置并可調(diào)節(jié)的兩路正弦波信號。相位差范圍為0～359°，步進為1°。系統(tǒng)選用Xilinx公司的SpartanⅡ系列XC2S100E-6PQ208E現(xiàn)場可編程門陣列芯片。該芯片最高時鐘頻率可以達到200MHz，工作電壓為2.5V，采用0.22μm/18μm CMOS工藝，6層金屬連線制造，系統(tǒng)門數(shù)量為10萬，CLB陣列數(shù)量為20×30，Block RAM容量為40Kbit，最大用戶I/O數(shù)量為202個。

利用FPGA內(nèi)部Block RAM用來存儲一周期的正弦波的360個采樣點的數(shù)據(jù)，每個數(shù)據(jù)為8位，用一片8位A/D轉(zhuǎn)換器AD7524來輸出正弦波，再用一片10位A/D轉(zhuǎn)換器AD7520的輸出作為AD7524的參考電壓，用來數(shù)字調(diào)節(jié)輸出正弦波的幅度。另一路移相正弦波的產(chǎn)生采用同樣的電路結(jié)構(gòu)。整體電路原理圖如圖3所示。其中LED數(shù)碼管用來顯示輸出信號的頻率、相位差和幅度。BCD撥碼開關(guān)用來對頻率、相位和幅度值的預(yù)置。兩按鈕分別用來對頻率、相位和幅度值的向上和向下調(diào)節(jié)。為節(jié)省硬件開銷和FPGA的I/O口線，用一個2位撥碼開關(guān)來設(shè)定顯示、預(yù)置和調(diào)節(jié)的狀態(tài)，即頻率、相位差和幅度三個狀態(tài)。

系統(tǒng)采用硬件描述語言VHDL按模塊化方式進行設(shè)計，共分為頻率、相位差、幅度預(yù)置調(diào)節(jié)控制模塊、正弦波形及移相波形產(chǎn)生模塊、顯示模塊及頂層模塊等。通過Xilinx ISE 5.2軟件開發(fā)平臺和ModelSim Xilinx Edition 5.6 XE仿真工具，對設(shè)計文件自動地完成邏輯編譯、邏輯化簡、綜合及優(yōu)化、邏輯布局布線、邏輯仿真，最后對FPGA芯片進行編程下載。限于篇幅，這里僅介紹正弦波形及移相波形產(chǎn)生模塊的設(shè)計方法（完整程序可向作者索?。?。該模塊分為二個進程。其部分程序如下：

process （clk）

variable temp： std_logic：=‘0’;

begin

if rising_edge（clk） then

if temp=‘1’ then v《=v1; temp：=not temp;v11《=d;

else v《=v2;temp：=not temp;v12《=d;

end if;

case v is --以下when語句為360個正弦波形的數(shù)據(jù)ROM表，這里只給出了首末幾個。

when “000000000”=》d《=“10000000”;when “000000001”=》d《=“10000010”;

when “000000010”=》d《=“10000100”;when “000000011”=》d《=“10000111”;

……

when “101100100”=》d《=“01110111”;when “101100101”=》d《=“01111001”;

when “101100110”=》d《=“01111100”;when “101100111”=》d《=“01111110”;

when others=》 null;

end case;

end if;

end process;

process （clk）

variable count，coun，b： integer range 0 to 277778;

begin

if rising_edge（clk） then

if sw=‘0’ then sign《=‘1’;

else --利用減法實現(xiàn)除法運算。

if coun《277778 then coun：=coun+n;b：=b+1;--信號n由頻率預(yù)置、調(diào)節(jié)模塊送來。

else

if count=b then count：=1;

if sign=‘1’ then v1《=“000000000”;v2《=m;sign《=‘0’;end if;--信號m由相位預(yù)置、調(diào)節(jié)模塊送來。

if v1=“101100111” then v1《=“000000000”;else v1《=v1+1;end if;

if v2=“101100111” then v2《=“000000000”;else v2《=v2+1;end if;

else

count：=count+1;

end if;

end if;

end if;

end if;

end process;

對該模塊利用ModelSim Xilinx Edition 5.6d XE仿真工具進行仿真的波形如圖4所示。

4．結(jié)束語

本設(shè)計基于FPGA的高精度數(shù)字式移相正弦波信號發(fā)生器，充分利用VHDL硬件描述語言方便的編程，提高開發(fā)效率，縮短研發(fā)周期，而且系統(tǒng)的調(diào)試方便，修改容易。實驗表明系統(tǒng)產(chǎn)生的波形穩(wěn)定，抗干擾能力強，頻率、相位和幅度調(diào)節(jié)方便，精度高，有一定的開發(fā)及生產(chǎn)價值。

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