目前大多數(shù)儀器采用封閉式FPGA（現(xiàn)場可編程門陣列）和固定的固件實現(xiàn)儀器的功能。如果你曾見過示波器的拆解，你也許見過里面的FPGA。FPGA可以增加測試儀器的處理能力，如果你曾使用過儀器的開放式FPGA，你就會知道可以將自定義的測試功能編程進儀器中。

儀器供應(yīng)商早就了解FPGA的好處，并且一直在充分發(fā)揮FPGA獨特的處理能力優(yōu)勢來豐富的功能，比如：儀器

● 能夠在示波器上完成預(yù)觸發(fā)捕獲

● 能夠利用信號處理功能在矢量信號分析儀上產(chǎn)生I和Q數(shù)據(jù)

● 能夠在高速數(shù)字儀器上實時進行圖案發(fā)生和矢量比較

測試設(shè)備制造商現(xiàn)在開始向用戶開放FPGA以提供更多特殊應(yīng)用的優(yōu)化。為了幫助理解為何這是一個好的轉(zhuǎn)變，下面列出了在測試應(yīng)用中使用FPGA的一些關(guān)鍵特性：

● 確定性，實時處理

● 真正并行的執(zhí)行

● 可重配置

● 低延時

更進一步講，利用開放式FPGA可以實現(xiàn)哪些以前不能實現(xiàn)的功能呢？為了描述這些可能性，下面將介紹一些利用開放式FPGA的常見測試應(yīng)用。

測試系統(tǒng)加速

在大批量生產(chǎn)線的最終產(chǎn)品測試中，每一秒的測試時間都很寶貴。當(dāng)產(chǎn)品測試速度與生產(chǎn)速度相匹配時，生產(chǎn)線的效率就是最高的。當(dāng)兩者速度不匹配時，就必須采用創(chuàng)新的技術(shù)來縮短測試時間。傳統(tǒng)方法需要使用多臺分開的臺式儀器，它們通過以太網(wǎng)、USB或GPIB連接到一臺PC主機。這種測試的速度相對較慢，因為待測設(shè)備的控制、測量以及通過數(shù)據(jù)總線的處理是分開進行的。另外一種方法是使用開放式FPGA來加速這個過程，如圖1所示。

圖1：在測試儀器中，開放式FPGA可以增加諸如觸發(fā)和后處理等功能。

與使用外部通信總線不同，F(xiàn)PGA可以使用高速總線（如PXIe）連接儀器，并通過其配置端口（如I2C、SPI或另外的控制總線）連接待測設(shè)備（DUT）。這種應(yīng)用中的FPGA可以控制待測設(shè)備，觸發(fā)其它儀器開始捕獲樣本，甚至將這些樣本處理成對主機來說有意義的結(jié)果。

低時延是加速這類應(yīng)用的一個關(guān)鍵因素。FPGA沒有操作系統(tǒng)，但所有的邏輯都是用硬件實現(xiàn)，并且這些硬件工作的時鐘速率很高。這意味著響應(yīng)只需花一個時鐘周期捕獲、一個時鐘周期處理和一個時鐘周期輸出結(jié)果。當(dāng)時鐘速率為200MHz（時鐘周期為4ns）時，完整的響應(yīng)時間只需12ns。由于FPGA的確定性特點，12ns的響應(yīng)時間不是只有一次，而是每次都是。因此FPGA不僅可以避免與使用主機有關(guān)的延時，而且能夠最大限度地減小主機處理時的非確定性延時。

協(xié)議的處理

今天，并不是所有數(shù)字和MEMS設(shè)備都能用已知結(jié)果矢量進行測試。就拿脈沖密度麥克風(fēng)（PDM）來說，如果給它一個激勵信號，你不能期望每次測試得到的比特流是完全相同的，這是因為PDM是模擬設(shè)備。為了從這些類型的待測設(shè)備獲得有意義的結(jié)果，在比較結(jié)果之前你首先需要用其特定的協(xié)議對數(shù)字流進行解碼。借助開放式FPGA，你可以在FPGA上配置你的測試系統(tǒng)來實現(xiàn)PDM協(xié)議，不必再傳至CPU進行解釋。進一步拓展這個概念，今天你可以配置這個FPGA實現(xiàn)PDM協(xié)議，明天你又可以重新配置同樣這個FPGA實現(xiàn)不同的協(xié)議，比如用于測試數(shù)字溫度傳感器、加速度計或MEMS設(shè)備的協(xié)議。

在圖2中，協(xié)議不是在CPU上實現(xiàn)，而是在FPGA上實現(xiàn)。正因為此，測試系統(tǒng)現(xiàn)在自身就可以支持快速握手腳本，適應(yīng)精確等待周期等協(xié)議行為，并根據(jù)通信內(nèi)容做出決策。這種方法不僅能讓你從待測設(shè)備接收更高層數(shù)據(jù)，比如在PDM麥克風(fēng)場合中解碼的模擬數(shù)據(jù)，而且允許你用更高層命令編寫測試腳本。

圖2：FPGA可以用來處理協(xié)議，知曉總線使用的協(xié)議內(nèi)容。

閉環(huán)測試：功放

在無線通信系統(tǒng)中，信號在發(fā)往天線之前需要用功放IC增加信號的強度。功放的性能規(guī)格通常是在特定的輸出功率電平點定義的。因此當(dāng)功放工作在這個輸出功率電平時對它們進行測試就顯得非常重要。然而，功放的增益一般只是粗略的知道（比如±3dB），而且在器件工作范圍內(nèi)是非線性的。你越接近最大輸出功率，增益就越低?；谶@些理由，在開展任何性能測試之間你必須首先“調(diào)測”放大器的輸出。調(diào)測輸出經(jīng)常被稱為功率電平調(diào)整或功率伺服調(diào)整。基本原理是調(diào)整放大器的輸入功率，直到你測得正確的輸出功率。

測量功放的傳統(tǒng)測試裝置見圖3所示。矢量信號發(fā)生器（VSG）產(chǎn)生一個激勵波形給待測設(shè)備。功率計確保待測設(shè)備輸出正確的功率電平。最后由矢量信號分析義（VSA）測量待測設(shè)備的性能——如誤差矢量幅度（EVM）或相鄰?fù)ǖ拦β剩?a target="_blank">ACP）。實際操作中需要針對各種中心頻率和功率電平重復(fù)這些測量。

圖3：用于測量功放輸出的傳統(tǒng)測試裝置包含有矢量信號發(fā)生器、矢量信號分析儀和功率計。

必須針對每個想要測試的中心頻率和功率電平調(diào)測功放的輸出功率。調(diào)測過程一般遵循以下這些步驟：

● 根據(jù)估計的待測設(shè)備增益選取一個起始的矢量信號發(fā)生器功率電平

● 設(shè)置矢量信號發(fā)生器的功率電平

● 等待矢量信號發(fā)生器穩(wěn)定工作

● 等待待測設(shè)備穩(wěn)定工作

● 用功率計進行測量

如果功率在正確的范圍內(nèi)，退出。如果不在范圍內(nèi)，計算新的矢量信號發(fā)生器功率電平，回到步驟2重新開始

整個調(diào)測過程可能要花幾百毫秒到幾秒的時間，具體取決于待測設(shè)備類型、要求的精度以及使用的儀器。調(diào)測過程完成后就可以用矢量信號分析儀開展性能測量了。

圖4顯示了使用傳統(tǒng)方法將待測設(shè)備樣品輸出調(diào)整到平均輸出功率為28dBm的過程。如果功率放大器的增益是線性的，并且符合數(shù)據(jù)手冊中規(guī)定的典型增益，那么矢量信號發(fā)生器產(chǎn)生的第一個點就將產(chǎn)生28dBm的輸出功率。然而放大器的實測輸出功率只有26.5dBm，這就表明了功放典型增益指標(biāo)的不精確性。隨后調(diào)整矢量信號發(fā)生器的輸出功率，由矢量信號分析儀捕獲另外一個輸出功率點。這次平均功率是27.6dBm，從中可以看出放大器增益響應(yīng)的壓縮過程?？傊?步、大約150ms的時間才使放大器的輸出達到想要的功率值。在這個例子中，待測設(shè)備的穩(wěn)定時間是每步10ms。但不同待測設(shè)備的穩(wěn)定時間是不同的，它將顯著影響總的調(diào)測時間。

圖4：傳統(tǒng)的功放輸出調(diào)測方法表明功率電平是漸次增加的。

矢量信號收發(fā)器（VST）是將矢量信號發(fā)生器、矢量信號分析儀和FPGA整合在一起的一種儀器。這種組合可以讓你將功率調(diào)測算法轉(zhuǎn)移到硬件中實現(xiàn)。即使沒有圖5中的功率計，你通常也可以執(zhí)行系統(tǒng)校準(zhǔn)步驟將功率計精度轉(zhuǎn)嫁給矢量信號分析儀。

圖5：矢量信號收發(fā)器將信號發(fā)生器、信號分析儀和FPGA整合在一起。

調(diào)測功放輸出功率的步驟與傳統(tǒng)方法是類似的，只不過調(diào)測環(huán)路在開放式FPGA中執(zhí)行。在FPGA中執(zhí)行環(huán)路可以顯著縮短每次調(diào)整所需的時間。

通過使用開放式FPGA和硬件并在FPGA上實現(xiàn)控制環(huán)路，調(diào)測待測設(shè)備輸出功率的時間將遠遠小于在主機電腦上執(zhí)行控制環(huán)路的時間。對于本例中的待測設(shè)備來說，調(diào)測過程只用了5ms，而傳統(tǒng)方法需要150ms。需要注意的是，基于硬件的方法所需的步驟數(shù)比傳統(tǒng)方法多一步。但調(diào)測過程所需的總時間卻明顯減少。與圖4相比，圖6中的前幾個步驟完成得很快（平均時間較短），然后點的間隔越來越大，因為調(diào)測環(huán)路正在收斂。

圖6：使用基于硬件的調(diào)測方法后，功率電平上升的時間要短于傳統(tǒng)方法。

信號處理

用戶可編程FPGA最有用的應(yīng)用之一是在儀器上減少必須傳回主機進行后處理的數(shù)據(jù)量，從而釋放通信總線用于其它數(shù)據(jù)傳輸，同時減少CPU的負擔(dān)。用于這方面的常見方法包括復(fù)雜觸發(fā)、濾波、峰值檢測或?qū)Σ东@的數(shù)據(jù)集執(zhí)行快速傅里葉變換（FFT）。

例如在圖7中你可以看到有4個待測設(shè)備需要并行測試的應(yīng)用。模數(shù)轉(zhuǎn)換器（ADC）將樣本傳送給FPGA，但直到定制觸發(fā)器啟動捕獲命令后數(shù)據(jù)才被捕獲。在捕獲數(shù)據(jù)時，F(xiàn)PGA會實時平均測量結(jié)果，然后將它們連續(xù)進行記錄。然后在測量無雜散動態(tài)范圍（SFDR）、信噪比（SNR）和信號噪聲與失真比（SINAD）之前對記錄進行快速傅里葉變換。這些結(jié)果只是來自ADC的的輸入信號數(shù)據(jù)的一部分，接下來將通過直接存儲器訪問先入先出緩沖機制（DMA FIFO）上傳給主機。

圖7：開放式FPGA可以幫助你捕獲數(shù)據(jù)、平均數(shù)據(jù)以消除噪聲、將并行數(shù)據(jù)變?yōu)榇袛?shù)據(jù)，然后執(zhí)行數(shù)學(xué)、FFT和濾波器算法。

作為DSP中的一種基本功能，快速傅里葉變換被廣泛用于許多測試應(yīng)用。由FPGA實現(xiàn)這個功能可以為許多測試應(yīng)用增添許多功能，比如頻域觸發(fā)器、數(shù)據(jù)精簡、基于頻率的閉環(huán)控制和圖像處理等。圖8顯示了如何在上例中使用LabVIEW FPGA實現(xiàn)快速傅里葉變換。

圖8：前述例子中的這個代碼顯示了快速傅里葉變換是在開放式FPGA的何處執(zhí)行的。

雖然本文只是提及了很少幾個可以FPGA上實現(xiàn)的令人激動的數(shù)字信號處理功能，但實際上還有許多其它功能可以用來擴展FPGA在測試應(yīng)用中可以實現(xiàn)的能力。這類處理功能可以在許多開放式FPGA上實現(xiàn)，圖9顯示了在國家儀器（NI）公司的硬件上可以通過LabVIEW FPGA實現(xiàn)的一些功能類型。

圖9：在FPGA上可以實現(xiàn)的數(shù)字信號處理功能包括數(shù)學(xué)、濾波、三角函數(shù)和視頻處理等。

隨著開放式FPGA在整個測試與測量行業(yè)內(nèi)逐漸流行起來，你將看到只有固定功能的儀器越來越少。相反，更多的儀器將變得可軟件定義，與移動設(shè)備行業(yè)中引入“應(yīng)用（app）”所經(jīng)歷的變革一樣。測試應(yīng)用不再受制于測試供應(yīng)商開發(fā)的軟件能力。它們將只受限于當(dāng)時的硬件水平以及使用儀器的工程師的想像力。

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