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在SelectIO簡介連載一中介紹了其架構(gòu)，本章會(huì)繼續(xù)介紹如何使用其gearbox功能來實(shí)現(xiàn)不同的比率的串并轉(zhuǎn)換功能。
7 Series FPGA中LVDS使用了ISERDESE2，SDR Rate可設(shè)為2，3，4，5，6，7，8。DDR Rate可設(shè)為4，6，8，10，14。
從UG471的Bitslip部分可以看出在SDR和DDR移位的位數(shù)不一樣。在SDR模式下，一個(gè)Bitslip脈沖使數(shù)據(jù)左移一位；而在DDR模式下，一個(gè)Bitslip脈沖使數(shù)據(jù)右移一位或左移三位。
所以在某些傳輸過程中，可以先傳預(yù)設(shè)值，等待接收方調(diào)整Idelay和Bitslip解出正確的預(yù)設(shè)值后再傳輸有效數(shù)據(jù)。
對習(xí)慣使用7 Series FPGA用戶在接觸Xilinx?UltraScale?和UltraScale +?器件 SelectIO時(shí)感覺不習(xí)慣，原因Xilinx?UltraScale?和UltraScale +?是ISERDESE3和OSERDESE3組件，使用Select IO需要在IP catlog中選擇high_speed_selectio IP Configuration interface 在Serialization Factor選項(xiàng)中只有8或者4可以選擇。
在Pin Selection選擇時(shí)會(huì)發(fā)現(xiàn)IO選擇會(huì)有一定限制，在Sensor的應(yīng)用中HP bank理想的硬件設(shè)計(jì)是在同一個(gè)bank中連續(xù)放置設(shè)備I/O，部分Sensor輸出的Serialization Factor需要7:1，6:1，5:1，不能直接使用ISERDES。
對這類應(yīng)用Xilinx 提供了XAPP1315 7:1的參考設(shè)計(jì)，那么對6:1，5:1這種應(yīng)用用戶需要在參考設(shè)計(jì)上改哪里，怎樣去改？下面我們提供修改方式供參考。
1、從Data Reception看需要把ISERDESE3 輸出的8位數(shù)據(jù)（Serialization Factor=8）通過gearbox模塊轉(zhuǎn)成7，6，5位的數(shù)據(jù)。其中7位的數(shù)據(jù)XAPP1315已經(jīng)做過了，這里我們用6:1的數(shù)據(jù)為例， 需要從ISERDES3實(shí)現(xiàn)Read8 bit 數(shù)據(jù)通過gearbox 轉(zhuǎn)換為6bit數(shù)據(jù)。
2、對于Read 8 to 6 gearbox設(shè)計(jì)方式：
從數(shù)據(jù)排列可以分析到8 bit數(shù)據(jù)在每次讀取6 bit數(shù)據(jù)，經(jīng)過4次后開始循環(huán)，我們通過狀態(tài)機(jī)設(shè)計(jì)gearbox的代碼需只需要實(shí)現(xiàn)；
// Read 8 to 6 gearbox
//
always @ （posedge px_clk）
begin
case （px_rd_seq ）
3‘h0 ： begin
px_data
end
3’h1 ： begin
px_data
end
3‘h2 ： begin
px_data
end
3’h3 ： begin
px_data
end
endcase
end
3、Data Transmission，OSERDES3使用4 bit 輸入，參考例程是把ISERDES的數(shù)據(jù)接到OSERDES，這里我們在參考例程上任然使用ISERDE 到OSERDES的數(shù)據(jù)傳送方式驗(yàn)證。分析知道需要一個(gè)6 bit 轉(zhuǎn)4 bit數(shù)據(jù)的 Gearbox.
4、Gearbox設(shè)計(jì)思路是把6 bit的數(shù)據(jù)按4bit大小去讀取直到數(shù)據(jù)開始循環(huán)。
通過表格客戶分析出設(shè)計(jì)代碼做3次循環(huán)可以滿足要求
Read state machine and gear box
//
always @ （posedge tx_clkdiv4）
begin
if（！tx_enable） begin
rd_addr
rd_state
end else begin
case （rd_state ）
3‘h0 ： begin
rd_addr
tx_data
rd_state
end
3’h1 ： begin
rd_addr
tx_data
rd_state
end
3‘h2 ： begin
rd_addr
tx_data
rd_state
end
endcase
end
end
5、到這來我們已經(jīng)完成gearbox 模塊的設(shè)計(jì)，實(shí)現(xiàn)LVDS Source Synchronous 6：1。在Serialization and Deserialization部分還需要修改輸入的數(shù)據(jù)
//
// Transmit Data Generation
//
always @ （posedge tx_px_clk）
begin
if（tx_px_reset） begin
tx_px_data［ 5:0 ］
tx_px_data［11:6 ］
tx_px_data［17:12］
tx_px_data［23:18］
tx_px_data［29:24］
end
else begin
tx_px_data［ 5:0 ］
tx_px_data［11:6 ］
tx_px_data［17:12］
tx_px_data［23:18］
tx_px_data［29:24］
end
end
// Receiver 1 - Data checking per pixelclock
//
always @（posedge rx1_px_clk or negedgerx1_px_ready）
begin
rx1_px_last
if（！rx1_px_ready） begin
rx1_match
end
else if （（rx1_px_data［ 5:0 ］==rx1_px_last［ 5:0 ］+1’b1）&&
（rx1_px_data［11:6 ］==rx1_px_last［11:6 ］+1‘b1）&&
（rx1_px_data［17:12］==rx1_px_last［17:12］+1’b1）&&
（rx1_px_data［23:18］==rx1_px_last［23:18］+1‘b1）&&
（rx1_px_data［29:24］==rx1_px_last［29:24］+1’b1）） begin
rx1_match
end
else begin
rx1_match
end
end
6、對用戶的系統(tǒng)可能需要的lane數(shù)量為8，在對應(yīng)的數(shù)據(jù)部分需要做對應(yīng)的修改
Receiver使用ISERDESE3在1:8 DDR模式與8:6分布式RAM基于齒輪箱反序列化和對齊輸入數(shù)據(jù)流。這個(gè)實(shí)現(xiàn)需要三個(gè)時(shí)鐘域，1/2速率采樣時(shí)鐘（rx_clkdiv2）， 1/8速率反序列化數(shù)據(jù)時(shí)鐘（rx_clkdiv8），和1/6像素時(shí)鐘（px_clk），它等于Receiversource clock。
Receiver source clock在MMCM或PLL中乘以6或12以滿足VCO頻率范圍，然后除以2生成1/2速率采樣時(shí)鐘（rx_clkdiv2），除以6生成織物像素時(shí)鐘（px_clk）。
//
// Instantiate PLL or MMCM
//
generate
if （USE_PLL == “FALSE”）begin // use an MMCM
MMCME3_BASE # （
.CLKIN1_PERIOD （CLKIN_PERIOD），
.BANDWIDTH （“OPTIMIZED”），
.CLKFBOUT_MULT_F （6*VCO_MULTIPLIER），
.CLKFBOUT_PHASE （0.0），
.CLKOUT0_DIVIDE_F （2*VCO_MULTIPLIER），
.CLKOUT0_DUTY_CYCLE （0.5），
.CLKOUT0_PHASE （0.0），
.DIVCLK_DIVIDE （1），
.REF_JITTER1 （0.100）
）
tx_mmcm （
.CLKFBOUT （px_pllmmcm），
.CLKFBOUTB （），
.CLKOUT0 （tx_pllmmcm_div2），
.CLKOUT0B （），
.CLKOUT1 （），
.CLKOUT1B （），
.CLKOUT2 （），
.CLKOUT2B （），
.CLKOUT3 （），
.CLKOUT3B （），
.CLKOUT4 （），
.CLKOUT5 （），
.CLKOUT6 （），
.LOCKED （cmt_locked），
.CLKFBIN （px_clk），
.CLKIN1 （clkin），
.PWRDWN （1‘b0），
.RST （reset）
）;
end else begin // Use aPLL
PLLE3_BASE # （
.CLKIN_PERIOD （CLKIN_PERIOD），
.CLKFBOUT_MULT （6*VCO_MULTIPLIER），
.CLKFBOUT_PHASE （0.0），
.CLKOUT0_DIVIDE （2*VCO_MULTIPLIER），
.CLKOUT0_DUTY_CYCLE （0.5），
.REF_JITTER （0.100），
.DIVCLK_DIVIDE （1）
）
tx_pll （
.CLKFBOUT （px_pllmmcm），
.CLKOUT0 （tx_pllmmcm_div2），
.CLKOUT0B （），
.CLKOUT1 （），
.CLKOUT1B （），
.CLKOUTPHY （），
.LOCKED （cmt_locked），
.CLKFBIN （px_clk），
.CLKIN （clkin），
.CLKOUTPHYEN （1’b0），
.PWRDWN （1‘b0），
.RST （reset）
）;
end
7、代碼中對應(yīng)的源語需要升級(jí)到ULTRASCALE_PLUS對應(yīng)的部分
類似的地方：localparam DELAY_VALUE = （（CLKIN_PERIOD*1000）/6
ULTRASCALE_PLUS maximumvalue for 1100.0
IDELAYE3 SIM_DEVICE（“ULTRASCALE_PLUS”）， // Set the device version for simulationfunctionality （ULTRASCALE// ULTRASCALE_PLUS，recommended to re-call IDELAYE3 in the ULTRASCALE_PLUSdirectory
8、所以以模塊修完之后通過軟件仿真驗(yàn)證修改的數(shù)據(jù)跟XAPP1315的數(shù)據(jù)對比，設(shè)計(jì)中采用parameter DATA_FORMAT = “PER_CLOCK”，數(shù)據(jù)格式會(huì)安裝PER_CLOCK方式排列LVDS Source Synchronous 6:1 Serializationand Deserialization Using Clock Multiplication。
Xapp1315 LVDS Source Synchronous 7:1Serialization and Deserialization Using Clock Multiplication仿真數(shù)據(jù)：
綜上所述，通過數(shù)據(jù)比對分析數(shù)據(jù)沒有問題，從而實(shí)現(xiàn)此功能。
審核編輯：郭婷
工商網(wǎng)監(jiān)
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